• 대한전자공학회논문지SD
• /
• 제47권10호
• /
• pp.7-13
• /
• 2010

본 논문에서는 전자기파 장애(EMI)의 감소를 위한 위상 보간기 기반의 새로운 스프레드 스펙트럼 클락 발생기(SSCG)를 제시한다. 제안하는 SSCG는 낮은 설계 복잡도와 저전력 및 작은 칩면적을 갖으며 삼각 주파수 변조를 이루기 위해 디지털적으로 조절 가능한 위상 보간 방식을 사용하였다. 이 새로운 SSCG는 듀티 싸이클 왜곡 없이 200MHz에서 ${\pm}2%$의 센터-스프레드 스펙트럼 범위를 갖는 시스템 클락을 발생시킬 수 있다. 이 위상 보간기 기반의 SSCG 회로는 200MHz에서 약 5.0 mW의 전력을 소모하고, 0.18-um 1.8-V CMOS 공정을 사용하여 설계하여 검증하였으며 $0.092mm^2$의 칩 면적을 차지한다.

• 전자공학회논문지
• /
• 제49권10호
• /
• pp.142-147
• /
• 2012

본 논문에서는 다이나믹 주파수 스케일링 (DFS) 카운터를 사용하여 코오스, 파인 조정 기능을 갖는 CMOS 듀티 사이클 보정회로를 제시한다. DFS 카운터는 디지털-아날로그 컨버터의 비트 스위칭 글리치를 감소시키기 때문에 제안하는 CMOS 듀티 사이클 보정회로의 듀티 보정 범위를 증가시키고 지터 특성을 개선한다. 제안하는 회로는 0.18-${\mu}m$ CMOS 공정을 이용하여 설계되었다. 0.5-1.5GHz의 넓은 동작 주파수와 25-75%의 넓은 듀티 사이클 보정 범위 내에서 측정된 최대 출력 듀티 사이클 에러는 ${\pm}1.1%$이다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권2호
• /
• pp.168-176
• /
• 2015

Due to the reduction in device feature size, transient faults (soft errors) in logic circuits induced by radiations increase dramatically. Many researches have been done in modeling and analyzing the susceptibility of sequential circuit elements caused by soft errors. However, to the best knowledge of the authors, there is no work which has well considerated the feedback characteristics and the multiple clock cycles of sequential circuits. In this paper, we present a new method for evaluating the susceptibility of sequential circuit elements to soft errors. The proposed method uses four Error Propagation Probability Matrixs (EPPMs) to represent the error propagation probability of logic gates and flip-flops in current clock cycle. Based on the predefined matrix union operations, the susceptibility of circuit elements in multiple clock cycles can be evaluated. Experimental results on ISCAS'89 benchmark circuits show that our method is more accurate and efficient than previous methods.

• 한국콘텐츠학회논문지
• /
• 제10권2호
• /
• pp.72-80
• /
• 2010

본 논문에서는 다중점 위상검출기(Phase detector: PD)를 이용한 1Gbps 클럭 및 데이터 복원(Clock and data recovery: CDR)회로를 제안한다. 제안된 위상검출기는 데이터의 천이 모서리와 클럭의 상승/하강 모서리 3점을 비교하여 up/down 신호를 생성한다. 기존의 위상검출기 회로는 클럭 주기의 배수 만큼의 up/down 펄스폭을 갖는 출력으로 전압제어발진기(Voltage controlled oscillator: VCO)를 조절하는 펄스폭변조(Pulse width modulation: PWM)방식을 사용한다. 제안된 위상검출기 회로는 클럭 반주기만큼의 up/down 펄스폭을 갖는 출력으로 전압제어발진기를 조절하는 펄스수변조(Pulse number modulation: PNM)방식을 사용하여, 전압제어발진기를 미세하게 조절함으로써 지터를 줄일 수 있다. 제안된 위상검출기를 이용한 클럭 및 데이터 복원회로는 1Gbps의 전송률을 갖는 231-1개의 랜덤 데이터를 이용하여 테스트되었고, 지터와 전력소비는 각각 7.36ps와 12mW로 저전력, 적은 지터의 특징을 보였다. 제안된 회로는 0.18um CMOS 공정에서 1.8V 전원으로 설계되었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2006년도 하계종합학술대회
• /
• pp.605-606
• /
• 2006

Voltage Controlled Oscillator(VCO) plays an important role in today's communication systems. Especially, a Clock Generator(CG) in phase-locked loop(PLL) is usually realized by the VCO. This paper proposes a new VCO with a controllable duty cycle buffer, that can be adopted in low-power high-speed communication systems. Delay cell of the VCO is implemented with gilbert cell. Frequency dynamic range of the VCO is in the range of approximately $50MHz{\sim}500MHz$. Parameters with N-well CMOS 0.18-um process with 1.8V supply voltage was used for the simulations.

• 한국통신학회논문지
• /
• 제23권5호
• /
• pp.1160-1164
• /
• 1998

본 논문에서는 유한체 $GF(2^{m})$ 상의 새로운 역원계산 알고리듬을 제안하고 이를 이용한 역원계산 회로 및 나눗셈 회로를 설계한다. 제안된 역원계산 알고리듬은 Fermat의 정리에 기초한 것으로 약 m/2개의 clock cycle에 역원을 구할 수 있다. 본 알고리듬을 이용하여 설계한 $GF(2^{m})$ 상의 역원계산 회로 및 나눗셈 회로는 멀티플렉서 이외에 다른 부가 하드웨어가 필요하지 않으므로 매우 간단한 하드웨어로 구현할 수 있는 장점을 가지고 있다.

• 인터넷정보학회논문지
• /
• 제6권4호
• /
• pp.141-147
• /
• 2005

Ding과 Bhuyon은 다단 상호연결 네트워크(MIN: Multistage Interconnection Networks)에서 패킷 이동이 작은 클럭 주기를 사용하면서 각 쌍의 이웃 단 내에 한정된다면 네트워크의 성능이 상당히 향상될 수 있다는 것을 보였다. 본 논문에서는 작은 클럭 주기를 가지는 복수 버퍼를 가진 MIN의 성능을 평가하기 위한 정확한 모델을 제안하며, 이전에 사용되던 방법들과 비교함으로써 제안한 방식의 상대적인 효과를 검증한다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
• /
• pp.349-352
• /
• 2000

In this paper, a SIMD 64bit MAC (Multiply -Accumulate) unit is designed. It is composed of two 32bit MAC unit which supports SIMD 16bit operations. As a result, It can process two 32bit MAC operations or four 16bit operations in one cycle. Proposed MAC unit is described in Verilog HDL. After functional verification is performed, MAC unit is synthesized and optimized with 0.35$\mu\textrm{m}$ standard cell library. The synthesis result shows that this MAC unit can operate at 80㎒ of clock frequency in 85$^{\circ}C$, 3.0V, worst case process and 125㎒ of clock frequency at 25$^{\circ}C$, 3.3V, typical case process. It achieves 320Mops of performance, and is suitable for embedded DSP processors.

• Molecules and Cells
• /
• 제24권1호
• /
• pp.37-44
• /
• 2007

Three catalase cDNA clones were isolated from the small radish (Raphanus sativus L.). Their nucleotide and deduced amino acid sequences showed the greatest homology to those of Arabidopsis. Genomic Southern blot analysis, using RsCat1 cDNA as a probe, showed that catalases are encoded by small multigene family in the small radish. Nondenaturing polyacrylamide gels revealed the presence of several catalase isozymes, the levels of which varied among the organs examined. The isozyme activities were assigned the individual catalase genes by Northern analysis using total RNA from different organs. The three catalase genes were differentially expressed in response to treatments such as white light, xenobiotics, osmoticum, and UV. Their expression in seedlings was controlled by the circadian clock under a light/dark cycle and/or in constant light. Interestingly, RsCat1 transcripts peaked in the morning, while those of RsCat2 and RsCat3 peaked in the early evening. Our results suggest that the RsCat enzymes are involved in defense against the oxidative stress induced by environmental changes.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 하계종합학술대회 논문집
• /
• pp.381-384
• /
• 1999

In this paper, we addressed the problem of reducing the switching activity in pipeline datapath and proposed a solution. clock-gating method is a kind of practical technique for reducing switching activity in finite state machine. But, in the case that the target gated function unit has a pipeline structure, there is some spurious switching activity on each stage register group. This occur in early stage of every function enable cycle. In this paper we proposed a method to solve this problem. This method generates the enable signal to each pipeline stage to gate the clock feeding register group. Experimental results showed effective reduction of dynamic powers in pipeline circuits.