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A CMOS Duty Cycle Corrector Using Dynamic Frequency Scaling for Coarse and Fine Tuning Adjustment

코오스와 파인 조정을 위한 다이나믹 주파수 스케일링 기법을 사용하는 CMOS 듀티 사이클 보정 회로

  • Han, Sangwoo (Department of Electronic and Electrical Engineering, Hongik University) ;
  • Kim, Jongsun (Department of Electronic and Electrical Engineering, Hongik University)
  • 한상우 (홍익대학교 전자정보통신공학과) ;
  • 김종선 (홍익대학교 전자전기공학부)
  • Received : 2012.05.23
  • Published : 2012.10.25

Abstract

This paper presents a mixed-mode CMOS duty-cycle corrector (DCC) circuit that has a dynamic frequency scaling (DFS) counter and coarse and fine tuning adjustments. A higher duty-cycle correction accuracy and smaller jitter have been achieved by utilizing the DFS counter that reduces the bit-switching glitch effect of a digital to analog converter (DAC). The proposed circuit has been designed using a 0.18-${\mu}m$ CMOS process. The measured duty cycle error is less than ${\pm}1.1%$ for a wide input duty-cycle range of 25-75% over a wide freqeuncy range of 0.5-1.5 GHz.

본 논문에서는 다이나믹 주파수 스케일링 (DFS) 카운터를 사용하여 코오스, 파인 조정 기능을 갖는 CMOS 듀티 사이클 보정회로를 제시한다. DFS 카운터는 디지털-아날로그 컨버터의 비트 스위칭 글리치를 감소시키기 때문에 제안하는 CMOS 듀티 사이클 보정회로의 듀티 보정 범위를 증가시키고 지터 특성을 개선한다. 제안하는 회로는 0.18-${\mu}m$ CMOS 공정을 이용하여 설계되었다. 0.5-1.5GHz의 넓은 동작 주파수와 25-75%의 넓은 듀티 사이클 보정 범위 내에서 측정된 최대 출력 듀티 사이클 에러는 ${\pm}1.1%$이다.

Keywords

References

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