• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제52권3호
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• pp.116-122
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• 2003

This paper proposes an efficient method for computing the 3-dimensional capacitance of complex structures. The proposed method Is based on Finite Element Method(FEM) and expands the conventional FEM by adopting variable division. This method improves the extraction efficiency 50 times when compared to the conventional FEM with equal division. The proposed method can be used efficiently to extract electrical parameters of on/off-chip interconnects in VLSI systems.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.53-59
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• 2004

본 논문은 3차원 연결선 모형을 이용하여 효율적으로 회로 연결선에 기생하는 커패시턴스 성분을 추출하는 방법을 제안한다. 제안한 방법은 경험식에 의한 방법 중 2차원 연결선 모형의 커패시턴스를 추출하는 알고리즘을 이용하여 수행시간을 개선하였고, 정확도의 오차를 줄이기 위하여 3차원 커패시턴스 추출에서 이용되는 모형화 방법을 적용하였다. 이 방법은 FastCap을 이용하여 실험한 결과와 비교하면 1.8%의 오차 범위에서 952배의 시간 이득을 얻을 수 있다. 제안한 방법은 VLSI 시스템의 칩 내 외부 연결선의 전기적 변수 추출에 효과적으로 이용될 수 있을 것이다.

• Journal of electromagnetic engineering and science
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• 제1권1호
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• pp.78-82
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• 2001

For fast capacitance computation, a simple mesh refinement technique on MLFMA(Multi-Level Fast Multipole Algorithm) is proposed The triangular meshes are refined mainly in the area which has heavy charge density. The technique is applied to the capacitance extraction of three dimensional conductors. The results show good convergence with comparable accuracy. An adaptive technique concerned with MLFMA is useful to reduce computation time and the number of elements without additional computational efforts in large three dimensional problems.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.1-6
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• 2004

나노 급 소자에서의 성능이 유효 채널 길이에 대하여 더욱 민감하게 되므로 정확한 유효 채널 길이의 추출이 중요하다. 본 논문에서는 100 ㎚ 이하의 MOSFET에서 유효 채널 길이를 추출하기 위하여 새로운 정전용량-전압(Capacitance-Voltage) 방법을 제안하였다. 제안한 방법에서는 게이트와 소스와 드레인 사이의 정전용량(C/sub gsd/)를 측정하여 유효 채널 길이를 추출하였다. 그리고 추출된 유효 채널 길이와 기존의 1/β 과 Terada 방법 그리고 다른 정전용량-전압 방법의 추출된 유효 채널 길이의 결과들과 비교하여 본 논문에서 제안한 추출방법이 100 ㎚ 이하 크기의 MOSFET의 유효 채널 길이를 추출함에 타당함을 증명하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.130-133
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• 2011

A comparative study of two capacitance methods to measure the effective channel length in deep-submicron MOSFETs has been made in detail. Since the reduction of the overlap capacitance in the accumulation region is smaller than the addition of the inner fringe capacitance at zero gate voltage, the capacitance method removing the parasitic capacitance in the accumulation region extracts a more accurate effective channel length than the method removing that at zero gate voltage.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.979-982
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• 1999

A new accurate as well as efficient multi-layer interconnect capacitance extraction method is presented. Since Multi-layer interconnects is too complicated to directly extract capacitances, it is simplified with virtual ground concept. To make the structure tractable, the shielding effects should be separately determined. Since the electric field shielding effects, and the solid-ground-based capacitance matrices can be readily determined from the layout geometry, the accurate as well as efficient quasi-3D capacitances concerned with an objective line can be readily determined. In order to demonstrate its efficiency and accuracy, the parameters and circuit responses were benchmarked with 3D-field-solver-based results.

• 한국전자파학회논문지
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• 제14권1호
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• pp.27-32
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• 2003

본 논문에서는 수 만개 이상의 미지수를 필요로 하는 복잡한 3차원 구조에서의 정전용량 추출을 위한 고속화 알고리즘(Fast mutilpole method)과 결합한 효과적인 적응 삼각요소 분할법(Adaptive triangular mesh refinement algorithm)을 제안하였다. 적응 삼각요소 분할법은 3차원 물체의 표면을 초기요소로 분할하여 전하의 분포를 구하고, 전하밀도가 높은 영역에서의 요소세분화를 수행하여 이루어진다. 제안된 방법을 이용하여 많은 미지수를 필요로 하는 68-pin cerquad package구조에서의 정전용량을 추출하였다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.62-66
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• 2011

본 연구에서는 측정된 S-파라미터를 사용하여 드레인-소스 전압 Vds에 무관한 게이트-소스 overlap 캐패시턴스를 추출하고, 이를 바탕으로 deep-submicron MOSFET의 Vds 종속 게이트-벌크 캐패시턴스 곡선을 추출하는 RF 방법이 새롭게 개발 되었다. 추출된 캐패시턴스 값들을 사용한 등가회로 모델과 측정된 데이터가 잘 일치하는 것을 관찰함으로써 추출방법의 정확도가 검증되었다. 추출된 데이터로부터 overlap과 depletion 길이의 Vds 종속 곡선이 얻어졌으며, 이를 통해 drain 영역의 채널 도핑 분포를 실험적으로 측정하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.353-356
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• 2001

This paper proposes an efficient method for 3-dimensional capacitance extraction based on Finite Element Method(FEM). This method expands the conventional FEM by adopting variable division. This method improves the extraction efficiency 2 to 100 times and even the accuracy 1% to 3% when compared to the conventional FEM with equal division. The Proposed method can be used efficiency to extract electrical parameters of on/off-chip interconnects in VLSI systems.

• 한국전자파학회논문지
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• 제13권1호
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• pp.80-86
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• 2002

본 논문에서는 유전체층을 가진 3차원 도체의 정전용량 계산을 위한 적응요소 MLFMA을 제안하였다. 고속화 알고리즘인 MLFMA와 더불어 높은 전하밀도를 가지는 영역에서 삼자요소를 세분화함으로써 효율적으로 요소를 분할하게 된다. 제안된 기법은 유전체 층위의 3차원 도체의 정전용량을 계산하는데 적용되어 균일한 요소에 의한 계산결과의 수렴보다 빠른 결과를 얻을 수 있었다. 또한, 3차원의 복잡한 구조를 가진 문제의 해석에 있어서도 과도한 추가계산시간을 요구하지 않으므로, 제안된 방법을 MLFMA의 장점에 부합되는 적절한 기법이라 할 수 있다.