• KEPCO Journal on Electric Power and Energy
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• 제1권1호
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• pp.175-180
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• 2015

본 연구에서는 간단한 화학적 합성 방법을 통하여 스테인레스 기판 위에 nano-bud 형태의 수산화 구리 박막을 형성하였다. 그리고 또 다른 합성 방법인 chemical bath deposition을 이용하여 수산화 구리 나노 구조를 간단하고 친환경적으로 형성하였다. 수산화 구리 박막의 구조적 연구는 X-ray diffraction (XRD), X-ray photoelectron spectroscopy (XPS), field emission scanning electron microscopy (FESEM) 방법을 통하여 이루어졌으며 다결정의 nano-bud 형상을 확인할 수 있었다. 또한 나노 구조로 합성된 수산화구리 전극의 전기화학적 측정은 1M KOH의 전해질 조건에서 cyclic voltammetry (CV) and galvanostatic charge-discharge (GCD)에서 측정되었으며 $340Fg^{-1}$의 높은 비 용량을 보였다. 또한 $1mA\;cm^{-2}$ 의 전력 밀도에서 ${\sim}83Wh\;kg^{-1}$의 높은 에너지 밀도와 ${\sim}3.1kW\;kg^{-1}$의 높은 출력 밀도를 가지며 향상된 전극의 성능을 보였다. 이러한 뛰어난 의사 캐패시터의 성능은 수산화 구리의 nano-bud 형상에 의한 효과로 확인할 수 있었다. 본 연구를 통하여 화학적 합성 방법의 확장을 통하여 수산화 구리 전극의 에너지 저장 장치로써의 성능을 확인할 수 있었다.

• 산업과 과학
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• 제2권2호
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• pp.9-15
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• 2023

실리콘러버히터는 플렉시블하기 때문에 평면, 곡면, 입체적인 형태에서도 직접 접착이나 피가열물에 넣어 설치할 수 있다. 현재의 가열방식은 열이 필요하지 않은 영역 또는 위치를 무시하고 피가열물체 전체를 가열하여 필요한 온도로 상승시키기 때문에 일부분만을 부분집중 가열할 수 없었다. 멀티히팅존을 이용하면 피가열물체 전체를 가열하는 것보다는 공정에 따라 열이 필요한 부분만 집중가열하기 때문에 열이 필요한 장소마다 적은 전기용량으로 발열량을 다르게 적용하여 국소 위치별로 빠르게 가열할 수 있고, 열에너지를 줄일 수 있다. 본 연구에서는 열융착이 필요한 영역에서 균일한 온도 또는 온도 차이가 발생하도록 다중 가열영역 구조내의 부분집중 영역에 대한 온도 및 가열 시간을 측정한다. 최적의 전력밀도 범위 결정 및 전기용량을 감소하기 위해 멀티히팅존 구조로 제작된 실리콘러버히터의 안전성을 알아본다. 이와 같이 다중가열방식으로 실리콘러버히터를 제작하면 다중집중 가열기술을 모든 가열공정에 이상적으로 적용할 수 있다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.22-26
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• 2012

본 논문에서는 0.18um CMOS(1P4M) 공정을 이용하여 HDMI용 액티브 광케이블에 적합한 채널당 2.5-Gb/s의 동작 속도를 갖는 광 수신기를 구현하였다. 광 수신기는 차동 증폭구조를 가지는 트랜스임피던스 증폭기, 5개의 증폭단을 갖는 리미팅 증폭기, 출력 버퍼단으로 구성된다. 트랜스임피던스 증폭기는 피드백 저항을 가진 인버터 입력구조로 구현함으로써 낮은 잡음지수와 작은 전력소모를 갖도록 설계하였다. 연이은 차동구조 증폭기 및 출력 버퍼단을 통해 전체 전압이득을 증가하였고, 리미팅 증폭단과의 연동을 용이하게 했다. 리미팅 증폭기는 다섯 단의 증폭단과 출력 버퍼단, 옵셋 제거 회로단으로 이루어져 있다. 시뮬레이션 결과, 제안한 광 수신기는 $91dB{\Omega}$ 트랜스임피던스 이득, 1.55 GHz 대역폭(입력단 0.32 pF의 포토다이오드 커패시턴스 포함), 16 pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, 및 -21.6 dBm 민감도 ($10^{-12}$ BER)를 갖는다. 또한, DC 시뮬레이션 결과, 1.8-V의 전원전압에서 총 40 mW의 전력을 소모한다. 제작한 칩은 패드를 포함하여 $1.35{\times}2.46mm^2$의 면적을 갖는다. optical eye-diagram 측정 결과, 2.5-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다.

• 한국응용과학기술학회지
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• 제34권2호
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• pp.280-288
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• 2017

에너지 저장 매체는 소형화, 고효율화 및 그린에너지 정책에 부합하면서 연구개발이 진행되고 있으며 유연성과 신축성을 갖는 디스플레이나 웨어러블 전자기기의 발전에 상응하는 에너지 저장 매체의 개발이 시급한 상황으로 이를 실현 할 수 있는 물질가운데, 탄소나노 재료중의 하나인 그래핀과 그래핀 하이브리드와 같은 뛰어난 전기화학적 특성을 지니고 있는 나노 재료가 각광을 받고 있다. 또한 슈퍼커패시터와 배터리 및 연료전지 등과 같은 에너지 저장 소자에 응용하기 위한 연구가 활발하게 진행 중에 있으며, 여러 가지 에너지 저장 매체 중 단시간에 고출력을 구현하고 장시간 신뢰성을 갖추며, 빠른 충 방전 순환특성을 가지는 슈퍼커패시터는 차세대 에너지원으로 많은 관심을 받고 있다. 본 연구에서는 플렉시블한 특성을 갖는 그래핀과 전도성 고분자 하이브리드 전극을 기반으로 하는 슈퍼커패시터를 개발하고자 하였으며 환원된 그래핀 옥사이드/폴리피롤 복합재료를 이용하여, 전기화학적 특성을 최대화 하였다. 그 결과 굽힘 시험 전 전극의 초기 용량값은 $198.5F\;g^{-1}$ 이었으며, 500번의 굽힘 시험 후 $128.3F\;g^{-1}$로 감소하는 것을 확인하였으나, 전극의 초기 전기 용량 값의 65 %의 성능을 유지하였다.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.65-73
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• 2003

본 논문은 진동형 각속도 검출 센서로부터 각속도 신호를 검출하는 애널로그 신호처리 ASIC의 구현에 관한 것이다. 각속도 검출 센서의 출력은 구조적으로 콘덴서의 용량변화로 나타나므로 이를 검출하기 위하여 전하 증폭기를 이용하였으며, 센서의 구동에 필요한 자체발진회로는 각속도 검출 센서의 공진 특성을 이용한 정현파 발진회로로 구현하였다. 특히 센서의 제조 공정으로 인한 특성 변화나 온도 변화와 같은 외부 요인에 의한 자체발진특성의 열화를 방지하기 위하여 자동이득조절회로를 사용하였다. 진동형 각속도 검출 센서의 동작특성에 의하여 진폭변조 형태로 나타나는 각속도 신호를 검출하기 위하여 동기검파회로를 사용하였다. 동기검파회로에서는 반송파의 크기에 따라 검파신호의 크기가 달라지는 현상을 방지하기 위하여 스위칭 방식의 곱셈회로를 사용하였다. 설계된 칩은 0.5㎛ CMOS 공정으로 구현하였으며, 1.2㎜×1㎜의 칩 크기로 제작되었다. 실험 결과 3V의 전원전압에서 3.6mA의 전류를 소비하였으며, 칩과 각속도 센서를 결합한 정상동작상태에서 직류에서 50㎐까지 잡음 스펙트럼 밀도는 -95 dBrms/√㎐에서 -100 dBrms/√㎐ 사이에 존재하였다.

• 마이크로전자및패키징학회지
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• 제10권2호
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• pp.7-12
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• 2003

졸-겔(Sol-Gel)법으로 $SiO_2/Si$ 기판 위에 $Bi_{3.3}La_{0.7}O_{12}$(BLT) 강유전체 박막을 스핀코팅하여 Metal-Ferroelectric-Insulator-Silicon 구조의 캐패시터 소자를 제작하였다. 열처리하지 않은 BLT 박막시료를 $650^{\circ}C$와 $700^{\circ}C$의 온도에서 열처리함으로서 임의 배향을 가지는 퍼롭스카이트 결정구조를 나타내었다. 열처리 온도를 $650^{\circ}C$에서 $700^{\circ}C$로 증가시킴에 따라서 (117) 주피크의 full width at half maximum(FWHM)값이 약 $0.65^{\circ}$에서 $0.53^{\circ}$로 감소하여 결정성이 개선되었으며 결정립 크기와 $R_rms$ 값이 증가하면서 박막표면이 거칠어지는 경향을 보여주었다. $700^{\circ}C$에서 열처리한 BLT 박막시료에 대해 인가 전압에 따른 정전용량(C-V)값을 측정한 결과 5V의 인가전압에서 메모리 원도우 값이 약 0.7V를 보여주었으며, 3V의 인가전압에서 누설전류 값이 약 $3.1{\times}10^{-8}A/cm^2$을 나타내었다.

• 한국재료학회지
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• 제11권4호
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• pp.290-293
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• 2001

세라믹 타겟인 Sr$_2$Nb$_2$O$_{7}$ (SNO)과 Bi$_2$O$_3$을 장착한 RF-마그네트론 스퍼터링을 이용하여 SrBi$_2$Nb$_2$O$_{9}$ (SBN) 박막을 p-type Si(100) 기판 위에 증착하였다. 증착시 두 타겟의 파워비를 조절하여 조성의 변화에 따른 SBN 박막의 구조적 및 전기적 특성을 조사하였다. 증착된 SBN 박막은 $700^{\circ}C$의 산소분위기에서 1시간 동안 열처리를 하였으며 상부전극으로 Pt를 증착한 후 산소분위기에서 30분 동안 $700^{\circ}C$에서 전극 후열처리를 실시하였다. 증착된 SBN 박막은 $700^{\circ}C$ 열터리 후에 페로브스카이트 상을 나타냈으며 SNO 타겟과 Bi$_2$O$_3$타겟의 파워가 120 W/100 W 일 때 가장 좋은 전기적 특성을 나타내었다. 이때의 조성은 EPMA(Electron Probe X-ray Micro Analyzer) 분석을 통하여 확인하였으며 Sr:Bi:Nb의 비가 약 1:3:2임을 나타내었다. 이러한 과잉의 Bi조성을 가진 SBN 박막은 3-9 V의 인가전압에서 1.8 V-6.3 V의 우수한 메모리 윈도우 값을 나타내었으며 누설전류 값은 인가전압 5 V에서 1.54$\times$$10^{-7}$ A/$\textrm{cm}^2$였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.134-134
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• 2011

High-k dielectric materials such as $HfO_2$, $ZrO_2$ and $Al_2O_3$ increase gate capacitance and reduce gate leakage current in MOSFET structures. This behavior suggests that high-k materials will be promise candidates to substitute as a tunnel barrier. Furthermore, stack structure of low-k and high-k tunnel barrier named variable oxide thickness (VARIOT) is more efficient.[1] In this study, we fabricated the $WSi_2$ nanocrystals nonvolatile memory device with $SiO_2/HfO_2/Al_2O_3$ tunnel layer. The $WSi_2$ nano-floating gate capacitors were fabricated on p-type Si (100) wafers. After wafer cleaning, the phosphorus in-situ doped poly-Si layer with a thickness of 100 nm was deposited on isolated active region to confine source and drain. Then, on the gate region defined by using reactive ion etching, the barrier engineered multi-stack tunnel layers of $SiO_2/HfO_2/Al_2O_3$ (2 nm/1 nm/3 nm) were deposited the gate region on Si substrate by using atomic layer deposition. To fabricate $WSi_2$ nanocrystals, the ultrathin $WSi_2$ film with a thickness of 3-4 nm was deposited on the multi-stack tunnel layer by using direct current magnetron sputtering system [2]. Subsequently, the first post annealing process was carried out at $900^{\circ}C$ for 1 min by using rapid thermal annealing system in nitrogen gas ambient. The 15-nm-thick $SiO_2$ control layer was deposited by using ultra-high vacuum magnetron sputtering. For $SiO_2$ layer density, the second post annealing process was carried out at $900^{\circ}C$ for 30 seconds by using rapid thermal annealing system in nitrogen gas ambient. The aluminum gate electrodes of 200-nm thickness were formed by thermal evaporation. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer with HP 41501A pulse generator, an Agillent 81104A 80MHz pulse/pattern generator and an Agillent E5250A low leakage switch mainframe. We will discuss the electrical properties for application next generation non-volatile memory device.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.189-190
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• 2011

Cu가 기존 배선물질인 Al을 대체함에 따라 resistance-capacitance (RC) delay나 electromigration (EM) 등의 문제들이 어느 정도 해결되었다. 그러나 지속적인 배선 폭의 감소로 배선의 저항 증가, EM 현상 강화 그리고 stability 악화 등의 문제가 지속적으로 야기되고 있다. 이를 해결하기 위한 방법으로 Cu alloy seed layer를 이용한 barrier 자가형성 공정에 대한 연구를 진행하였다. 이 공정은 Cu 합금을 seed layer로 사용하여 도금을 한 후 열처리를 통해 SiO2와의 계면에서 barrier를 자가 형성시키는 공정이다. 이 공정은 매우 균일하고 얇은 barrier를 형성할 수 있고 별도의 barrier와 glue layer를 형성하지 않아 seed layer를 위한 공간을 추가로 확보할 수 있는 장점을 가지고 있다. 또한, via bottom에 barrier가 형성되지 않아 배선 전체 저항을 급격히 낮출 수 있다. 합금 물질로는 초기 Al이나 Mg에 대한 연구가 진행되었으나, 낮은 oxide formation energy로 인해 SiO2에 과도한 손상을 주는 문제점이 제기되었다. 최근 Mn을 합금 물질로 사용한 안정적인 barrier 형성 공정이 보고 되고 있다. 하지만, barrier 형성을 하기 위해 300도 이상의 열처리 온도가 필요하고 열처리 시간 또한 긴 단점이 있다. 본 실험에서는 co-sputtering system을 사용하여 Cu-V 합금을 형성하였고, barrier를 자가 형성을 위해 300도에서 500도까지 열처리 온도를 변화시키며 1시간 동안 열처리를 실시하였다. Cu-V 공정 조건 확립을 위해 AFM, XRD, 4-point probe system을 이용하여 표면 거칠기, 결정성과 비저항을 평가하였다. Cu-V 박막 내 V의 함량은 V target의 plasma power density를 변화시켜 조절 하였으며 XPS를 통해 분석하였다. 열처리 후 시편의 단면을 TEM으로 분석하여 Cu-V 박막과 SiO2 사이에 interlayer가 형성된 것을 확인 하였으며 EDS를 이용한 element mapping을 통해 Cu-V 내 V의 거동과 interlayer의 성분을 확인하였다. PVD Cu-V 박막은 기판 온도에 큰 영향을 받았고, 200 도 이상에서는 Cu의 높은 표면에너지에 의한 agglomeration 현상으로 거친 표면을 가지는 박막이 형성되었다. 7.61 at.%의 V함량을 가지는 Cu-V 박막을 300도에서 1시간 열처리 한 결과 4.5 nm의 V based oxide interlayer가 형성된 것을 확인하였다. 열처리에 의해 Cu-V 박막 내 V은 SiO2와의 계면과 박막 표면으로 확산하며 oxide를 형성했으며 Cu-V 박막 내 V 함량은 줄어들었다. 300, 400, 500도에서 열처리 한 결과 동일 조성과 열처리 온도에서 Cu-Mn에 의해 형성된 interlayer의 두께 보다 두껍게 성장 했다. 이는 V의 oxide formation nergyrk Mn 보다 작으므로 SiO2와의 계면에서 산화막 형성이 쉽기 때문으로 판단된다. 또한, V+5 이온 반경이 Mn+2 이온 반경보다 작아 oxide 내부에서 확산이 용이하며 oxide 박막 내에 여기되는 전기장이 더 큰 산화수를 가지는 V의 경우 더 크기 때문으로 판단된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.256-256
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• 2012

Cu가 기존 배선물질인 Al을 대체함에 따라 resistance-capacitance delay와 electromigration (EM) 등의 문제들이 어느 정도 해결되었다. 그러나 지속적인 배선 폭의 감소로 배선의 저항 증가, EM 현상 강화 그리고 stability 악화 등의 문제가 지속적으로 야기되고 있다. 이를 해결하기 위한 방법으로 Cu alloy seed layer를 이용한 barrier 자가형성 공정에 대한 연구를 진행하였다. 이 공정은 Cu 합금을 seed layer로 사용하여 도금을 한 후 열처리를 통해 $SiO_2$와의 계면에서 barrier를 자가 형성시키는 공정이다. 이 공정은 매우 균일하고 얇은 barrier를 형성할 수 있고 별도의 barrier와 glue layer를 형성하지 않아 seed layer를 위한 공간을 추가로 확보할 수 있는 장점을 가지고 있다. 또한, via bottom에 barrier가 형성되지 않아 배선 전체 저항을 급격히 낮출 수 있다. 합금 물질로는 초기 Al이나 Mg에 대한 연구가 진행되었으나, 낮은 oxide formation energy로 인해 SiO2에 과도한 손상을 주는 문제점이 제기되었다. 최근 Mn을 합금 물질로 사용한 안정적인 barrier 형성 공정이 보고 되고 있다. 하지만, barrier 형성을 하기 위해 300도 이상의 열처리 온도가 필요하고 열처리 시간 또한 긴 단점이 있다. 본 실험에서는 co-sputtering system을 사용하여 Cu-V 합금을 형성하였고, barrier를 자가 형성을 위해 300도에서 500도까지 열처리 온도를 변화시키며 1시간 동안 열처리를 실시하였다. Cu-V 공정 조건 확립을 위해 AFM, XRD, 4-point probe system을 이용하여 표면 거칠기, 결정성과 비저항을 평가하였다. Cu-V 박막 내 V의 함량은 V target의 plasma power density를 변화시켜 조절 하였으며 XPS를 통해 분석하였다. 열처리 후 시편의 단면을 TEM으로 분석하여 Cu-V 박막과 $SiO_2$ 사이에 interlayer가 형성된 것을 확인 하였으며 EDS를 이용한 element mapping을 통해 Cu-V 내 V의 거동과 interlayer의 성분을 확인하였다. PVD Cu-V 박막은 기판 온도에 큰 영향을 받았고, 200도 이상에서는 Cu의 높은 표면에너지에 의한 agglomeration 현상으로 거친 표면을 가지는 박막이 형성되었다. 7.61 at.%의 V함량을 가지는 Cu-V 박막을 300도에서 1시간 열처리 한 결과 4.5 nm의 V based oxide interlayer가 형성된 것을 확인하였다. 열처리에 의해 Cu-V 박막 내 V은 $SiO_2$와의 계면과 박막 표면으로 확산하며 oxide를 형성했으며 Cu-V 박막 내 V 함량은 줄어들었다. 300, 400, 500도에서 열처리 한 결과 동일 조성과 열처리 온도에서 Cu-Mn에 의해 형성된 interlayer의 두께 보다 두껍게 성장했다. 이는 V의 oxide formation energy가 Mn 보다 작으므로 SiO2와의 계면에서 산화막 형성이 쉽기 때문으로 판단된다. 또한, $V^{+5}$이온 반경이 $Mn^{+2}$이온 반경보다 작아 oxide 내부에서 확산이 용이하며 oxide 박막 내에 여기되는 전기장이 더 큰 산화수를 가지는 V의 경우 더 크기 때문으로 판단된다.