• 전기전자학회논문지
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• 제27권3호
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• pp.355-367
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• 2023

Local Interconnect Network(LIN)은 저속의 차량 통신 버스로 윈도우, 도어, 공조, 조명 등 바디 어플리케이션에 널리 사용되고 있다. 본 논문에서는 LIN 버스의 프로토콜과 메시지 프레임에 대해 자세히 설명한다. LIN 버스에서는 기본적으로 메시지 프레임에서 ID와 페이로드만 전송하며, 이들 ID와 페이로드를 해석하는 방법은 LIN Description File(LDF)를 통해서 각각의 LIN 버스마다 다르게 정의한다. 본 논문에서는 LDF의 문법과 예제에 대해서도 자세히 설명한다.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권12호
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• pp.675-682
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• 2000

When a system is composed of multi-boards, an efficient bus arbitration method for the data transfer bus must be provided for guaranteeing proper operations. In this paper, a new test methodology is developed which is used for testing on-line bus arbitration. In the new test methodology, events that are occurred during bus arbitration are defined, and expected signals during fault-free bus arbitration are compared with the signals captured during on-line bus arbitration using boundary-scan cells. For this, a new test architecture is proposed which is efficient for the maintenance and the repair of multi-board systems. In addition, the new methodology can be used with off-line interconnect test using boundary-scan.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.745-753
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• 2016

This paper presents a fully synthesizable low power interconnect bus for millimeter-scale wireless sensor nodes. A segmented ring bus topology minimizes the required chip real estate with low input/output pad count for ultra-small form factors. By avoiding the conventional open drain-based solution, the bus can be fully synthesizable. Low power is achieved by obviating a need for local oscillators in member nodes. Also, aggressive power gating allows low-power standby mode with only 53 gates powered on. An integrated wakeup scheme is compatible with a power management unit that has nW standby mode. A 3-module system including the bus is fabricated in a 180 nm process. The entire system consumes 8 nW in standby mode, and the bus achieves 17.5 pJ/bit/chip.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권11호
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• pp.637-642
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• 2000

IEEE 1149.1 boundary scan architecture is used as a standard in board-level system testing. The simplicity of this architecture is an advantage in system testing, but at the same time, it it makes a limitation of applications. Because of several problems such as 3-state net conflicts, or ambiguity issues, interconnect testing for multi-drop multi-board systems is more difficult than that of single board systems. A new approach using IEEE 1149.1 boundary scan architecture for multi-drop multi-board systems is developed in this paper. Adding boundary scan cells on backplane bus lines, each board has a complete scan-chain for interconnect test. This new scan-path insertion method on backplane bus using limited 1149.1 test bus less area overhead and mord efficient than previous approaches.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.105-116
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• 2008

오늘날의 시스템-온-칩(SoC)은 짧은 제품 생산 주기를 맞추기 위하여 재사용 가능한 IP 코아들을 이용하여 설계한다. 그러나 고집적 칩을 생산하는데 있어 증가한 칩의 테스트 비용은 큰 문제가 된다. 본 논문에서는 Advanced High-performance Bus(AHB)와 Peripheral Component Interconnect(PCI) 버스를 위한 온/오프-칩 버스 브리지를 이용한 효율적인 테스트 접근 메커니즘을 제시한다. 본 기술은 독립적인 테스트 입력 경로와 출력 경로를 제공하고 버스 방향 전환을 위한 턴어라운드 지연시간을 없앰으로써 테스트 시간을 매우 줄였다. 실험 결과는 면적 오버헤드와 기능적 구조적 테스트 모두 에서의 시간이 줄어들었음을 보여준다 제안하는 기술은 다른 종류의 온/오프-칩 버스 브리지에도 적용 가능하다.

• 전기전자학회논문지
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• 제20권3호
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• pp.333-336
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• 2016

차량 내 전자장치에서 효과적인 서브 버스로서 표준화된 저속 직렬 통신 프로토콜인 LIN(local interconnect network)이 개발되었다. 본 논문에서는 LIN 버전 2.2A를 기반으로 LIN 제어기를 Verilog HDL을 이용하여 구현하였다. 구현된 LIN 제어기는 FPGA에서 동작을 확인하였으며 IP 형태로 제공되어 SoC 시스템에 통합이 가능하다. 0.18um 공정에서 합성하였을 때의 게이트 수는 약 2,300 게이트이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.499-502
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• 1999

This paper presents a PCI (Peripheral Component Interconnect) controller embedded in a multimedia processor, called FLOVA (FLOating point VLIW Architecture), targeting for 3D graphics applications. Fast I/O interfaces are essential for multimedia processors which usually handle large amount of multimedia data. Therefore, in FLOVA, PCI bus is adopted for I/O interface due to fast burst transaction. However, there are several problems in implementation and verification to use burst transaction of PCI. It is difficult to handle data transaction between two units which have two different operating frequency. FLOVA has more higher operating frequency about 100MHz than that of PCI local bus and it makes lower utilization of FLOVA bus. Also, traditional simulation is not sufficient for verification of PCI functionality. In this paper, we propose buffering schemes to implement the PCI controller with wide bandwidth and high bus utilization. Also, this paper shows how to verify the PCI controller using real PCI bus environments before its fabrication.

• ETRI Journal
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• 제39권5호
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• pp.632-642
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• 2017

Digital all-optical parallel computing is an important research direction and spans conventional devices and convergent nano-optics deployments. Optical bus-based interconnects provide interesting aspects such as relative information communication speed-up or slow-down between optical signals. This aspect is harnessed in the newly proposed All-Optical Linear Array with a Reconfigurable Pipelined Bus System (OLARPBS) model. However, the physical realization of such communication interconnects needs to be considered. This paper considers spatial layouts of processing elements along with the optical bus light paths that are necessary to realize the corresponding interconnection requirements. A metric in terms of the degree of required physical constraint is developed to characterize the variety of possible solutions. Simple algorithms that determine spatial layouts are given. It is shown that certain communication interconnection structures have associated intrinsic topologies.

• ETRI Journal
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• 제43권3호
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• pp.471-482
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• 2021

Several code-division multiple access (CDMA)-based interconnect schemes have been recently proposed as alternatives to the conventional time-division multiplexing bus in multicore systems-on-chip. CDMA systems with a dynamic assignment of spreading codewords are particularly attractive because of their potential for higher bandwidth efficiency compared with the systems in which the codewords are statically assigned to processing elements. In this paper, we propose a novel distributed arbitration scheme for dynamic CDMA-bus-based systems, which solves the complexity and scalability issues associated with commonly used centralized arbitration schemes. The proposed arbitration unit is decomposed into multiple simple arbitration elements, which are connected in a ring. The arbitration ring implements a token-passing algorithm, which both resolves destination conflicts and assigns the codewords to processing elements. Simulation results show that the throughput reduction in an optimally configured dynamic CDMA bus due to arbitration-related overheads does not exceed 5%.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.24-31
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• 2007

현재까지 다수의 버스 프로토콜과 구조가 발표되었지만, 대부분 공유 버스 구조를 가져 시스템 성능 저하의 원인이 되었다. 기존의 공유버스가 갖는 문제점들을 해결하기 위해 고성능의 버스 프로토콜인 SNP (SoC Network Protocol)와 버스 구조인 SNA (SoC Network Architecture)가 제안되었는데, 이를 수정/개선한 버스 구조를 제안하고자 한다. 개선된 SNA는 다중 마스터의 다중 버스 요청에 대해 다중 라우팅을 지원함으로써 성능을 향상시켰으며, 내부 라우팅 로직의 최적화로 면적을 감소시켰다. 또한 성능감소 없이 AMBA AHB 프로토콜과 완벽히 호환 가능한 XSNP(Extended SNP)를 인터페이스 프로토콜로 사용한다. 현재 라우팅 로직을 최적화하여 개선된 SNA의 하드웨어 복잡도가 크게 증가하지 않았고, 기존 SNP를 사용하는 IP는 호환성 문제나 성능 감소 없이 개선된 SNA를 통해 통신할 수 있다. 더불어, SNA는 AMBA AHB와 인터커넥트 버스 매트릭스를 대체할 수 있으며, 다중 채널을 동시에 보장하고 다양한 토플로지를 지원가능 하도록 설계되어 사용하는 IP 수에 따라 설계자에 의해 다양한 토플로지를 선택할 수 있다. 한편, SNA는 적은 수의 인터페이스 와이어를 가지기 때문에 오프 칩 버스로도 사용될 수 있다. 제안된 버스 구조는 시뮬레이션과 어플리케이션 동작을 통해 검증이 완료되었다.