• ETRI Journal
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• 제40권5호
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• pp.677-686
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• 2018

A novel data hiding technique based on modified histogram shifting that incorporates multi-bit secret data hiding is proposed. The proposed technique divides the image pixel values into embeddable and nonembeddable pixel values. Embeddable pixel values are those that are within a specified limit interval surrounding the peak value of an image. The limit interval is calculated from the number of secret bits to be embedded into each embeddable pixel value. The embedded secret bits can be perfectly extracted from the stego image at the receiver side without any overhead bits. From the simulation, it is found that the proposed technique produces a better quality stego image compared to other data hiding techniques, for the same embedding rate. Since the proposed technique only embeds the secret bits in a limited number of pixel values, the change in the visual quality of the stego image is negligible when compared to other data hiding techniques.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.255-260
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• 2013

본 논문에서는 대전상관기의 상관결과 정밀도 향상을 위해 FFT 모듈의 유효비트 확장에 관해 고찰한다. FPGA를 기반으로 하는 대전상관기는 데이터처리의 고속화를 위해 FFT 연산을 고정소수점으로 구현하였다. 그러나 상관결과에서 연산비트의 부족으로 인해 대역폭의 낮은 주파수 영역에서 위상의 0도 집중현상이 발생하고 있다. 이 현상은 관측천체를 분석할 때 위상 집중현상을 제외시키기 때문에 데이터 손실과 같은 효과를 주어 상관결과의 정밀도에 영향을 주고 있다. 따라서 상관결과의 정밀도 향상을 위해 FPGA의 주어진 리소스 범위 내에서 기존 FFT 모듈의 16비트 연산보다 비트수를 확장할 수 있는지에 대한 시뮬레이션을 수행하였다. 시뮬레이션 결과를 통하여 사용한 FPGA 리소스 범위 내에서 FFT 모듈의 유효비트 수는 확장할 수 있으며, FFT 모듈의 20-bit 연산비트가 실험결과의 비교를 통하여 상관결과의 정밀도를 향상시키는데 유효한 것으로 확인되었다.

• 한국통신학회논문지
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• 제25권3A호
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• pp.399-405
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• 2000

본 논문에서는 블록암호시스템의 대표적인 방법인 IDEA(International Date Encryption Algorithm)알고리즘을 다룬다. IDEA 알고리즘에서의 키생성 알고리즘을 분석함으로서, 라운드별 사용되는 키 비트열과 사용되지 않는 키 비트열을 분류한다. 이를 이용하여 MA(Multiplication/Addition) 구조를 생략한 형태의 IDEA 알고리즘에 대한 MSB (Most Significant Bit) 차분에 의한 차분 분석법(differential analysis)과 입력계열과 각 라운드별 사용 키계 열의 LSB(Least Significant Bit) 비트만을 사용하는 선형 분석법(linear analysis)을 제안한다.

• 전기학회논문지
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• 제57권6호
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• pp.1081-1086
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• 2008

This paper presents the $3^{rd}$ 4bit sigma delta modulator with the block and timing diagrams of DWA(Data Weighted Averaging) to optimize a operating time. In the modulator, the proposed DWA structure has a stable operation and timing margin so as to remove three latches and another clock. Because the modulator with proposed DWA structure improve timing margin about 23%. It can increase sampling frequency up to 244MHz. Through the MATLAB modeling, the optimized coefficients are obtained to design the modulator. The fully differential SC integrators, DAC, switch, quantizer, and DWA are designed by considering the nonideal characteristics. The designed $3^{rd}$ order 4bit modulator has a power consumption of 40mW and SNR(signal to noise ratio) of 77.2dB under 1.2V supply and 64MHz sampling frequency.

• 전기전자학회논문지
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• 제8권2호
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• pp.161-165
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• 2004

본 논문은 CMOS 에지 완료검출 신호를 이용하여 8bit 웨이브파이프라인 덧셈기를 설게하였다. 이 구조는 클럭이 필요 없이 동작한다. 에지감지후 신호완료를 검출하는 알고리즘회로는 센서회로와 래치로 구성되어있다. 제안하는 구조를 이용하여 8bit 덧셈기의 출력이 거의 같은 시간에 만들어 지도록 정렬된다. 시뮬레이션에서 0.35um CMOS 공정을 사용하여 3.3V 공급전압으로 1GHz 동작을 확인하였다.

• Journal of Information Processing Systems
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• 제12권2호
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• pp.322-331
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• 2016

Image compression is an essential technique for saving time and storage space for the gigantic amount of data generated by images. This paper introduces an adaptive source-mapping scheme that greatly improves bit-level lossless grayscale image compression. In the proposed mapping scheme, the frequency of occurrence of each symbol in the original image is computed. According to their corresponding frequencies, these symbols are sorted in descending order. Based on this order, each symbol is replaced by an 8-bit weighted fixed-length code. This replacement will generate an equivalent binary source with an increased length of successive identical symbols (0s or 1s). Different experiments using Lempel-Ziv lossless image compression algorithms have been conducted on the generated binary source. Results show that the newly proposed mapping scheme achieves some dramatic improvements in regards to compression ratios.

• 전자공학회논문지D
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• 제35D권1호
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• pp.41-48
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• 1998

This paper proposes a new addition algorithm to improve the addition speed which is one of the important factors for data path functions. We have designed a fast 64-bit adder utilizing al dynamic chain architecture based on the proposed Sum-Selector Generation (SSG) algorithm. Proposed adder is designed with pass-transistor logicto achieve a high speed operation in low voltage circumstance. Realized 64-bit adder with 0.8.mu.m CMOS double-metal process technology has been fully tested. it operates at 185 MHz with 5.0V and chip area occupies 3.66mm$^{2}$. It is also demonstrated that designed adder operates even at 2.0V power supply condition.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.89-93
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• 2002

본 논문에서는 32비트 DSP에 사용 가능한 ALU를 설계하였다. 이 ALU는 32비트 연산을 기본 단위로 하고 있으며 5단 파이프라인 중에서 execution 단계에 해당된다. ALU에서 지원하는 기능은 덧셈, 뺄셈, 나눗셈과 같은 산술연산, AND, XOR과 같은 논리연산, 그리고 쉬프트 등이다. 기능별로 여러 기능 블록을 사용하지 않는 대신 몇 개의 기능 블록만을 만들고, 회로 동작이 이 기능 블록들을 공유하도록 설계하였으며, ALU를 설계하기 위해 각 기능 블록을 HDL로 기술하여 시뮬레이션을 수행하였다. 이ALU는 32 비트 DSP에 사용 가능하도록 설계되었다.

• 대한전자공학회논문지
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• 제16권1호
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• pp.14-21
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• 1979

본 논문에서는 FSK 통신을 사용한 전자계산기의 On-Line 계통에서의 오차를 연구하였으며 수신측의 발광주파수 피상을 송신측에 일치시키는 회로를 설계함으로써 4 % 이내의 주파수 편이에서도 동작이 가능하게 하였다. 또한 On-Line 계통에서 비트 오차를 계산하기 위하여는 Micro-processor를 사용하였고, 발생된 대부분의 오차는 FSK 통신계통에 의한 것이었으며, 본 연구에서 설계한 방식을 사용함으로써 완위레지스터에서 마이브로프로서로 입력되는 오차는 매우 적게 되었다.

• Journal of Information Processing Systems
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• 제11권1호
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• pp.95-103
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• 2015

This paper presents a memory efficient tree based anti-collision protocol to identify memoryless RFID (Radio Frequency Identification) tags that may be attached to products. The proposed deterministic scheme utilizes two bit arrays instead of stack or queue and requires only ${\Theta}(n)$ space, which is better than the earlier schemes that use at least $O(n^2)$ space, where n is the length of a tag ID in a bit. Also, the size n of each bit array is independent of the number of tags to identify. Our simulation results show that our bit array scheme consumes much less memory space than the earlier schemes utilizing queue or stack.