• 전자공학회논문지SC
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• 제39권6호
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• pp.34-42
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• 2002

본 논문에서는 전압검출기에 사용되는 온도에 무관한 검출 전압원을 제안한다. 검출 전압원이 절대온도 영도(Zero degree)에서 실리콘 밴드갭 전압의 m배가 되도록 설계한다. 검출 전압원의 온도계수는 트랜지스터 이미터-베이스 사이의 서로 다른 면적을 가진 다이오드에 생성된 비선형 전압인 ${\Delta}V_{BE}$의 오목한 온도계수와 트랜지스터 순방향 전압인 $V_{BE}$의 볼록한 비선형 온도계수의 합으로 다이오드의 온도계수를 적절히 선택함으로서 거의 제로의 온도계수를 실현한다. 또한 검출 전압원의 값이 ${\Delta}V_{BE}$, $V_{BE}$ 멀티플라이어 회로 및 저항을 이용하여 변화될 수 있도록 설계하였다. 제안한 검출 전압원의 성능을 평가하기 위해, $6{\mu}m$ 바이폴러 기술로 조립된 1.9V용 IC를 제작하여 검출 전압원의 동작특성과 온도계수를 측정하였다. 또한 검출 전압원의 값이 공정에 의해 변화되는 요인을 줄이기 위해 트리밍 기술, 이온 임플란테이션과 이방성 에칭을 도입하였다. 제작된 IC에서 검출 전압원은 -30$^{\circ}C$~70$^{\circ}C$의 온도범위에서 29ppm/$^{\circ}C$의 안정된 온도계수를 얻을 수 있었다. 그리고 전압검출기의 소비전류는 1.9V 공급전압에서 $10{\mu}A$이다.

• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.742-750
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• 2018

본 논문에서는 $0.13{\mu}m$ BCD 공정 기반에서 5V MOS 소자만 사용하여 zero layer FTP 셀이 가능하도록 하기 위해 tunnel oxide 두께를 기존의 $82{\AA}$에서 5V MOS 소자의 gate oxide 두께인 $125{\AA}$을 그대로 사용하였고, 기존의 DNW은 BCD 공정에서 default로 사용하는 HDNW layer를 사용하였다. 그래서 제안된 zero layer FTP 셀은 tunnel oxide와 DNW 마스크의 추가가 필요 없도록 하였다. 그리고 메모리 IP 설계 관점에서는 designer memory 영역과 user memory 영역으로 나누는 dual memory 구조 대신 PMIC 칩의 아날로그 회로의 트리밍에만 사용하는 single memory 구조를 사용하였다. 또한 BGR(Bandgap Reference Voltage) 발생회로의 start-up 회로는 1.8V~5.5V의 전압 영역에서 동작하도록 설계하였다. 한편 64비트 FTP 메모리 IP가 power-on 되면 internal reset 신호에 의해 initial read data를 00H를 유지하도록 설계하였다. $0.13{\mu}m$ Magnachip 반도체 BCD 공정을 이용하여 설계된 64비트 FTP IP의 레이아웃 사이즈는 $485.21{\mu}m{\times}440.665{\mu}m$($=0.214mm^2$)이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.838-841
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• 2012

본 논문에서는 온도변화에 따른 회로 손상이나 성능 저하를 피하기 위해서 회로 안에 내장할 수 있는 온도 센서 회로를 설계하였다. 일반적인 PTAT회로를 사용하여 온도감지를 하고, 스위치를 내장시켜 회로 동작이 불가능할 정도로 IC 내부 온도가 높을 때는 절전모드로 동작하게 하였다. 또한, 전류미러 및 캐스코드회로를 사용함으로서 전류 정합특성을 향상시켰다. 시뮬레이션 결과 $75^{\circ}C$일 경우 약 1V, $130^{\circ}C$일 경우 1.75V를 출력전압을 발생하였으며, 절전모드의 경우 0V~7uV까지 즉 거의 0V에 가까운 출력전압을 발생함을 확인 할 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 학술대회 논문집 정보 및 제어부문
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• pp.123-124
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• 2008

본 논문에서 설계한 온도센서는 $0.l8{\mu}m$ CMOS 공정으로 $-55^{\circ}C{\sim}125^{\circ}C$의 온도 범위에서 ${\pm}0.1^{\circ}C$의 정확도를 갖는다. 이 센서는 parasitic PNP 트랜지스터로 온도 변화에 따른 전압을 추출하고 시그마-델타 변조기를 이용하여 디지털 온도 값을 얻기 위한 비트스트림을 생성한다. 또한, 이상적이지 않은 요소로 인해 발생할 수 있는 에러를 $0.01^{\circ}C$ 레벨로 감소시키기 위해 DEM(Dynamic Element Matching)과 2차 시그마-델타 변조기를 이용하였고, Bandgap Reference 회로로 온도 변화에 상관없이 일정한 bias 전압을 생성한다. 설계된 온도센서의 면적은 PAD를 포함하여 $0.98mm{\times}0.92mm$이고, 1.8V 단일 전원에서 동작한다.

• 전기전자학회논문지
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• 제18권1호
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• pp.37-44
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• 2014

In this paper we present an LDO based on an error amplifier. The designed error amplifier has a gain of 89.93dB at low frequencies. This amplifier's Bandwidth is 50.8MHz and its phase margin is $59.2^{\circ}C$. Also we proposed a BGR. This BGR has a low output variation with temperature and its PSRR at 1 KHz is -71.5dB. For a temperature variation from $-40^{\circ}C$ to $125^{\circ}C$ we have just 9.4mV variation in 3.3V LDO output. Also it is stable for a wide range of output load currents [0-200mA] and a $1{\mu}F$ output capacitor and its line regulation and especially load regulation is very small comparing other papers. The PSRR of proposed LDO is -61.16dB at 1 KHz. Also we designed it for several output voltages by using a ladder of resistors, transmission gates and a decoder. Low power consumption is the other superiority of this LDO which is just 1.55mW in full load. The circuit was designed in $0.35{\mu}m$ CMOS process.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.466.1-466.1
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• 2014

$TiO_2$는 저렴한 가격, 적절한 bandgap, 열적, 화학적, 생물학적 안정성 등으로 촉망받는 광촉매 물질이다. $TiO_2$는 rutile (tetragonal, space group: P42/mnm), anatse (tetragonal, space group: I41/amd), and brookite (orthorhombic, space group: Pbca )의 3가지 대표적인 결정구조를 가지고 있다. Rutile과 anatase는 1972년 Fujishima와 Honda가 $TiO_2$의 광촉매 특성을 발견 한 후로 아주 많은 연구가 되어왔다. 반면 brookite의 경우는 자연에 거의 존재하지 않으며, 합성방법도 어려워서 rutile과 anatase에 비해 많은 연구가 되지 않았다. 본 연구에서는 brookite를 포함한 다양한 $TiO_2$ 나노구조를 간단한 수열합성법으로 티타늄 호일 위에 합성하였다. 합성된 $TiO_2$는 반응 온도와 시간, additive의 농도에 따라서 sheet, tube, wire, pyramidal 의 4가지 morphologies를 가졌다. 이 다양한 morphologies은 SEM과 TEM으로 분석되었으며, 각 물질의 결정 구조는 XRD분석과 TEM의 SAED pattern 분석으로 sheet, tube, wire은 anatase, pyramidal 구조는 brookite라는 것이 확인 되었다. 위의 방법으로 합성된 각각의 $TiO_2$ 물질들을 working 전극으로, Pt와 Ag/AgCl을 reference와 counter 전극으로 만들어서 photoelectrochemical 특성을 측정해서 비교를 해보았을 때, brookite 물질이 anatase보다 더 좋은 photoelectrochemical 특성을 나타내는 것을 확인하였다.

• 센서학회지
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• 제25권5호
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• pp.326-332
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• 2016

A novel CMOS temperature sensor with binary output is implemented by using fully differential switched-capacitor circuits for resistorless implementation of the temperature sensor core. Temperature sensing is based on the temperature characteristics of the pn diodes implemented by substrate pnp transistors fabricated using standard CMOS processes. The binary outputs are generated by using the charge-balance principle that eliminates the division operation of the PTAT voltage by the bandgap reference voltage. The chip was designed in a MagnaChip $0.35-{\mu}m$ CMOS process, and the designed circuit was verified using Spectre circuit simulations. The verified circuit was laid out in an area of $950{\mu}m{\times}557 {\mu}m$ and is currently under fabrication.

• 전자공학회논문지
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• 제50권12호
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• pp.40-48
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• 2013

본 논문에서는 0.18um CMOS(1P6M) 공정을 이용하여 무인차량용 단거리 라이다 시스템을 위한 멀티채널 트랜스임피던스 증폭기(TIA) 어레이 회로를 구현하였다. 트랜스임피던스 증폭기 어레이 구조는 전압모드 $4{\times}4$ 채널 Inverter TIA 어레이와 전류모드 $4{\times}4$ 채널 Common-Gate(CG) TIA 어레이 두 가지를 설계했으며, 전체적으로 $4{\times}8$의 32-채널을 갖도록 설계하였다. 먼저, Inverter TIA는 피드백 저항을 가진 Inverter 입력구조와 CML 출력버퍼단으로 구성되어 있으며, 저잡음 및 저전력 특성뿐 아니라, virtual ground를 갖도록 설계함으로써 DC 전류조절이 가능하여 이득과 출력 임피던스 컨트롤이 가능하도록 하였다. 또한, CG-TIA는 on-chip bandgap reference로부터 bias 전압을 이용하고, 소스팔로워 출력버퍼를 사용하여 고주파수 이득을 높였으며, 기본적인 구조 상 CG-TIA는 채널당 칩 면적이 Inverter TIA에 비해 1.26배 작게 설계되었다. 포스트 레이아웃 시뮬레이션 결과, 제안한 Inverter TIA 어레이는 각 채널당 57.5-dB${\Omega}$ 트랜스임피던스 이득, 340-MHz 대역폭, 3.7-pA/sqrt(Hz) 평균 잡음전류 스펙트럼 밀도, 및 2.84-mW (16채널 45.4-mW) 전력소모를 가졌다. CG-TIA 어레이는 채널당 54.5-dB${\Omega}$ 트랜스임피던스 이득, 360-MHz 대역폭, 9.17-pA/sqrt(Hz) 평균 잡음전류 스펙트럼 밀도, 4.24-mW (16채널 67.8-mW) 전력소모를 가졌다. 단, 펄스 시뮬레이션 결과, CG-TIA 어레이가 200-500-Mb/s 동작속도에서 훨씬 깨끗하게 구분 가능한 출력펄스를 보였다.

• 전자공학회논문지
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• 제50권10호
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• pp.231-238
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• 2013

본 논문은 플랫판넬 디스플레이 장치에 사용할 DC-DC 변환기의 설계에 관한 것이다. 6~14[V]의 단일 DC 전원전압으로부터 플랫 판넬 백바이어스용 -5[V] DC 전압 발생회로(Negative DC Voltage Generator)와 승압된 15[V], 23[V] DC 전압 발생회로, 그리고 강압된 3.3[V] DC를 얻기 위한 회로를 설계하였다. 또한 기준 전압원으로 사용하기 위한 밴드갭 회로와 발진기, 레벨변환기 회로, 고온보호 회로 등을 설계하였다. 제작공정은 부(-)전압으로 동작하는 회로와 기타 회로를 분리하기 위해서 트리플-웰(Triple-Well)구조가 적용된 공정 내압 30[V], 최소선폭 0.35[${\mu}m$], 2P_2M CMOS 공정을 사용하였다. 설계된 모든 회로는 시뮬레이션으로 검증하여 동작을 확인하였으며 원 칩으로 제작하여 플랫판넬 디스플레이 장치에 응용할 수 있도록 기능을 확보하였다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.251-265
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• 2001

반도체 소자가 소형화 되면서 소자의 신뢰성을 유지하고 전력 소모를 줄이기 위해 기가-비트 DRAM의 동작 전압은 1.5V 이하로 줄어들 것으로 기대된다. 따라서 기가-비트 DRAM을 구현하기 위해 저전압 회로 설계 기술이 요구된다. 이 연구에서는 지금까지 발표된 저전압 DRAM 회로 설계 기술에 대한 조사결과를 기술하였고, 기가-비트 DRAM을 위해 4가지 종류의 저전압 회로 설계 기술을 새로이 제안하였다. 이 4가지 저전압 회로 설계 기술은 subthreshold 누설 전류를 줄이는 계층적 negative-voltage word-line 구동기, two-phase VBB(Back-Bias Voltage) 발생기, two-phase VPP(Boosted Voltage) 발생기와 밴드갭 기준전압 발생기에 대한 것인데, 이에 대한 테스트 칩의 측정 결과와 SPICE 시뮬레이션 결과를 제시하였다.