• 대한전자공학회논문지TC
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• 제45권12호
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• pp.1-6
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• 2008

본 논문에서는 전력증폭기의 입력신호의 크기에 따라 CMOS class-E 전력증폭기의 게이트와 드레인의 바이어스 전압을 조절함으로써 낮은 출력전력에서도 80% 이상의 고효율 특성을 갖는 CMOS class-E 전력증폭기를 설계하였다. 입력신호의 포락선을 검파하여 전력증폭기의 바이어스 전압을 조절하는 방법을 이용하였고, 동작주파수는 2.14GHz, 출력전력은 22dBm에서 25dBm, 전력부가효율은 모든 입력전력레벨에서 80.15%에서 82.96%의 특성을 얻을 수 있었다.

• Journal of Electrical Engineering and Technology
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• 제13권1호
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• pp.240-249
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• 2018

Individual DC voltage balance problem is an inherent issue for cascaded H-bridge (CHB) based converter. When the CHB-based static synchronous compensator (STATCOM) is operating at zero current mode, the software-based individual DC voltage balancing control techniques may not work because of the infinitesimal output current. However, the different power losses of each cell would lead to the individual DC voltages unbalance. The uneven power losses on the local supplied cell-controllers (including the control circuit and drive circuit) would especially cause the divergence of individual DC voltages, due to their characteristic as constant power loads. To solve this problem, this paper proposes an adaptive voltage balancing module which is designed in the cell-controller board with small size and low cost circuits. It is controlled to make the power loss of the cell a constant resistance load, thus the DC voltages are balanced in zero current mode. Field test in a 10kV STATCOM confirms the performance of the proposed method.

• Journal of Power Electronics
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• 제12권5호
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• pp.800-812
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• 2012

This paper analyses the mathematical model and control strategies of a Hybrid Active Power Filter with Injection Circuit (IHAPF). The control strategy based on the load harmonic current detection is selected. A novel control method for a IHAPF, which is based on the analyzed control mathematical model, is proposed. It consists of two closed-control loops. The upper closed-control loop consists of a single fuzzy logic controller and the IHAPF model, while the lower closed-control loop is composed of an Adaptive Network based Fuzzy Inference System (ANFIS) controller, a Neural Generalized Predictive (NGP) regulator and the IHAPF model. The purpose of the lower closed-control loop is to improve the performance of the upper closed-control loop. When compared to other control methods, the simulation and experimental results show that the proposed control method has the advantages of a shorter response time, good online control and very effective harmonics reduction.

• 한국정밀공학회지
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• 제13권8호
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• pp.112-119
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• 1996

Among the various type of accelerometer, the servo rebalancing type accelermoter can be suitable for Inertial Navigation System, because of its high sensitivity and good response in low frequency. In this paper, we proposed a new technology to control inductive tuype accelerometer utilizing digital PWM method. The new developed digital PWM control has special design scheme for transmitting measurement value to outer device in its servo ollp. So it has no quantized error of transforming outputs of sensors to digital domain. The quantized error may make serious problem in INS system, because outputs of sensor are integrated once or twice by digital computer and it happens every sensor reading times. Therefore, in order to get the accurate information such as displacement, it is necessary to measure accurately the input current. In addition, Digital Signal Processing needs digital data transmission, digital PWM method is adaptive for this purpose. We realized a practical circuit for digital PWM control, analyzed the stability of the circuit, and designed the controller etc. In this study, we solved many practical problem for this application, and got out good results.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.1-8
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• 2007

본 논문에서는, 무선 통신 응용을 위한 광대역 연속시간 시그마-델타 모듈레이터를 130nm CMOS공정으로 구현하였다. 제안된 양자화 레벨을 효율적으로 조절할 수 있는 적응성 양자화기를 사용하여, 작은 크기의 입력에 대해서 SNR의 이득을 볼 수 있었다. 모듈레이터는 전력 소모를 줄이기 위해 2차 루프 필터로 구성되어 있고, 지터에 의한 영향을 줄이고 높은 선형성을 보장하기 위해 4 비트 양자화기, DAC를 사용하였다. 설계된 회로는 320MHz 샘플링 주파수에서 동작하며 10MHz 입력 대역에서 30mW의 전력을 소모하고 최대 SNR 51.36dB를 얻었다.

• 한국전자파학회논문지
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• 제18권4호
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• pp.440-447
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• 2007

교환 다이버시티 방식은 선택 다이버시티 방식보다 성능은 다소 떨어지지만, 안테나 개수와 상관없이 1개의 수신 RF 회로만 사용한다는 장점 때문에 널리 사용되고 있는 기술이다. 본 논문에서는 적응 변조 기능을 갖는 대역 확산 시스템에 안테나 교환 다이버시티(switched diversity) 기술을 적용한 방식을 제안하고, 해당 방식의 평균 비트 전송 속도를 최대로 하는 안테나 교환 임계값을 유도하였다. 그리고 안테나 다이버시티를 사용하지 않는 방식과 선택 다이버시티를 사용하는 방식을 비교 대상으로 하여 제안한 시스템의 성능을 심볼 당 평균 비트 수와 송신 중단 확률 그리고 평균 BER 측면에서 비교하였다. 성능을 비교한 결과, 제안한 방식과 선택 다이버시티를 사용하는 방식은 채널 경로 개수가 증가함에 따라 심볼 당 평균 비트 개수 측면에서 그 격차가 줄어든다는 사실을 확인할 수 있었다. 그리고 평균 SNR이 높을 때는 제안한 방식이 갖는 송신 중단 확률이 선택 다이버시티를 사용한 경우보다 다소 높게 나타나지만, 평균 SNR이 낮을 때는 거의 대등한 송신 중단 확률을 갖는다는 것을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.119-124
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• 2008

트랜스임피던스 증폭기는 전체 광 수신기의 성능을 결정하는 가장 핵심적인 블록으로써 높은 트랜스임피던스 이득과 기가 비트급의 넓은 대역폭을 요구한다. 본 논문에서는 아날로그 어댑티브 이퀄라이저를 이용하여 트랜스임피던스 증폭기의 대역폭을 보상하고, 리미팅 증폭기를 이용하여 전체 트랜스임피던스 이득을 증가 시키는 단일 칩 광 수신기의 아날로그 회로를 제안한다. $0.13{\mu}m$ CMOS 공정을 이용하여 설계한 광 수신기는 포스트 레이아웃 시뮬레이션 결과, $120dB{\Omgea}$의 트랜스임피던스 이득과 5.88GHz의 대역폭을 갖는다. 수동 인덕터 소자를 사용하는 대신 네거티브 임피던스 컨버터 회로를 적용함으로써 $0.088mm^2$의 매우 작은 칩 사이즈를 갖는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.404-416
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• 2015

Small-area, low-power coarse and fine frequency detectors (FDs) are proposed for an adaptive bandwidth referenceless CDR with a wide range of input data rate. The coarse FD implemented with two flip-flops eliminates harmonic locking as long as the initial frequency of the CDR is lower than the target frequency. The fine FD samples the incoming input data by using half-rate four phase clocks, while the conventional rotational FD samples the full-rate clock signal by the incoming input data. The fine FD uses only a half number of flip-flops compared to the rotational FD by sharing the sampling and retiming circuitry with PLL. The proposed CDR chip in a 65-nm CMOS process satisfies the jitter tolerance specifications of both USB 3.0 and USB 3.1. The proposed CDR works in the range of input data rate; 2 Gb/s ~ 8 Gb/s at 1.2 V, 4 Gb/s ~ 11 Gb/s at 1.5 V. It consumes 26 mW at 5 Gb/s and 1.2 V, and 41 mW at 10 Gb/s and 1.5 V. The measured phase noise was -97.76 dBc/Hz at the 1 MHz frequency offset from the center frequency of 2.5 GHz. The measured rms jitter was 5.0 ps at 5 Gb/s and 4.5 ps at 10 Gb/s.

• Journal of Power Electronics
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• 제18권4호
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• pp.1127-1139
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• 2018

A reduced particle-unscented Kalman filter estimation method, along with a splice-equivalent circuit model, is proposed for the state-of-charge estimation of an aeronautical lithium-ion battery pack. The linearization treatment is not required in this method and only a few sigma data points are used, which reduce the computational requirement of state-of-charge estimation. This method also improves the estimation covariance properties by introducing the equilibrium parameter state of balance for the aeronautical lithium-ion battery pack. In addition, the estimation performance is validated by the experimental results. The proposed state-of-charge estimation method exhibits a root-mean-square error value of 1.42% and a mean error value of 4.96%. This method is insensitive to the parameter variation of the splice-equivalent circuit model, and thus, it plays an important role in the popularization and application of the aeronautical lithium-ion battery pack.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.899-905
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• 2017

본 논문은 2.496Gb/s 데이터 레이트를 갖는 mobile industry processor interface (MIPI) M-PHY를 위한 기준 클록이 없는 이중 루프 클록 데이터 복원 회로(CDR : Clock and Data Recovery Circuit)를 제안한다. 제안하는 클록 데이터 복원회로는 적응형 루프 대역폭 조절 기법을 사용하여 적은 타임 지터를 가지면서 빠른 고정 시간을 가질 수 있다. 클록 데이터 복원회로는 주파수 고정 루프와 위상 고정 루프로 이루어진다. 제안하는 2.496Gb/s 기준 클록이 없는 이중 루프 클록 데이터 복원 회로는 1.2V 공급 전압을 갖는 65nm CMOS 공정을 이용하여 설계되었다. 2.496Gb/s pseudo-random binary sequence (PRBS)15 입력에서 시뮬레이션 된 출력 클록의 타임 지터는 $9.26ps_{p-p}$이다. 클록 데이터 복원 회로의 면적과 전력 소모는 각각 $400{\times}470{\mu}m^2$와 6.49mW이다.