• 한국인터넷방송통신학회논문지
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• 제23권5호
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• pp.115-121
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• 2023

RISC-V는 오픈소스 명령어집합 아키텍처로, 누구나 자유롭게 RISC-V 마이크로프로세서를 설계하고 구현할 수 있다. 본 논문에서는 RISC-V 아키텍처를 설계하고 시뮬레이션한 후, FPGA에 구현 및 합성하고 로직아날라이저(ILA)를 이용하여 검증하였다. RISC-V 코어는 SystemVerilog로 작성되어 효율적인 설계와 높은 재사용성을 나타내며, 다양한 응용 분야에서 사용 가능하다. Vivado를 사용하여 Ultra96-V2 FPGA보드에 합성함으로써 RISC-V 코어를 하드웨어로 구현하였고, 통합로직아날라이저(ILA)를 통해 설계의 정확성과 동작을 검증하였다. 실험 결과, 설계된 RISC-V 코어는 기대한 동작을 수행함을 확인하였으며, 이러한 연구 결과는 RISC-V 기반 시스템 설계와 검증에 중요한 기여를 할 수 있다.

• 전기전자학회논문지
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• 제28권1호
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• pp.26-32
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• 2024

최근 다양한 영상의 해상도 포맷이 등장하였고, 디지털 기기는 이를 지원하기 위해 입력 영상의 해상도를 확대 또는 축소하는 전용 스케일러 칩을 내장하고 있다. 따라서 스케일러 칩의 성능과 하드웨어 크기는 중요하다고 할 수 있다. 본 논문에서는 Han이 제안한 조합 보간 스케일러 알고리즘을 Han, Jung이 제안한 Dual-clock을 가지는 라인 메모리 구조를 이용해 하드웨어 설계를 진행하였다. 제안하는 하드웨어는 QHD 환경에서 실시간으로 처리가 가능한 구조로, Verilog를 이용해 설계되었으며 Xilinx Vivado 2023.1을 이용하여 검증하였다. 또한 Han이 제안한 알고리즘과 하드웨어의 정량적 수치 평가 비교를 통해 성능을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.581-583
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• 2017

새로운 암호화 알고리즘인 ECC (Elliptic Curve Cyptography)는 elliptic curves을 기반으로 하며, 포인트 연산과 Elliptic Curve Discrete Logarithm Problem (ECDLP)을 포함한다. ECDLP는 쉬운 키 생성과 단방향 암호화, 키의 역생성이 불가능한 특징을 가지고 있다. 이러한 ECDLP의 특징은 개인정보 보호에 매우 강하다. 본 논문에서 제안하는 경량 ECDH 키 생성기 하드웨어는 Elliptic Curve Integrated Encryption Scheme (ECIES) 및 키 공유에 사용할 수 있는 163 비트 공유키를 생성한다. 제안하는 하드웨어 구조에서는 작은 고속 곱셈 알고리즘을 사용하여 확장된 유클리드 알고리즘을 구현했다. 제안하는 하드웨어 구조는 Verilog HDL을 사용하여 설계되었으며, vivado ISE 2016.3과 virtex-7 FPGA 보드를 통해 구현하였다.

• 한국정보통신학회논문지
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• 제25권6호
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• pp.819-824
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• 2021

자율 주행이나 CCTV와 같이 영상 처리 관련 기술들이 발전함에 따라 영상 왜곡에 대한 문제점을 개선하기 위해 단일 영상을 이용한 안개 제거 알고리즘이 연구되고 있다. 안개 밀도 예측 방법으로는 깊이 맵을 생성하여 영상의 깊이를 추정하는 방법이 있고, 깊이 맵의 학습 데이터로 다양한 안개 특징을 사용할 수 있다. 또한 안개 제거 알고리즘을 실제 기술들에 적용하기 위해 고화질 영상을 실시간으로 처리할 수 있는 하드웨어 구현은 필수적이다. 본 논문에서는 변동계수 기반의 안개 특징인 NLCV(Normalize Local Coefficient of Variation)를 하드웨어로 구현한다. 제안하는 하드웨어는 Xilinx 사의 xczu7ev-2ffvc1156을 Target device로 FPGA 구현하였다. Vivado 프로그램을 통해 합성한 결과 479.616MHz의 최대 동작 주파수를 가지며 4K UHD(3840×2160) 환경에서 실시간 처리 가능함을 보인다.

• 한국정보통신학회논문지
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• 제25권6호
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• pp.813-818
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• 2021

본 논문에서는 기존 CIE1931 색역 변환 알고리즘의 최적화된 하드웨어 구현 방법을 제안한다. 안개제거 알고리즘의 후처리 방법 중 비교적 연산량이 적은 기존 알고리즘은 연산 과정에서 Split multiplier를 사용한 큰 비트의 계산으로 하드웨어 자원 소모량이 크다는 단점이 있다. 제안하는 알고리즘은 기존 알고리즘의 미리 정의된 2번의 행렬 곱셈 연산을 하나로 줄임으로써 연산량 감소, 하드웨어 소형화를 실현하였고, Split multiplier 연산을 최적화시킴으로써 탑재하기에 더욱 효율적인 하드웨어를 구현하였다. 하드웨어는 Verilog HDL 언어로 설계하였고, Xilinx Vivado 프로그램을 이용한 논리합성 결과를 비교하여 4K 표준 환경에서 실시간 처리가 가능한 성능을 확인하였다. 또한, 2가지 FPGA에서의 탑재 결과를 통해 제안하는 하드웨어의 성능을 검증하였다.

• 전기전자학회논문지
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• 제26권2호
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• pp.226-231
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• 2022

정보 엔트로피의 개념은 다양한 분야에서 폭넓게 응용되고 있다. 최근 영상처리 분야에서도 정보 엔트로피 개념을 응용한 기술들이 많이 개발되고 있다. 현대 산업에서 컴퓨터 비전 기술들의 중요성과 수요가 증가함에 따라, 영상처리 기술들이 현대 산업에 효율적으로 적용되기 위해서는 실시간 처리가 가능해야 한다. 영상의 엔트로피 값을 추출하는 것은 소프트웨어로는 계산량이 복잡해 실시간 처리가 어려우며 실시간 처리가 가능한 영상 엔트로피 필터의 하드웨어 구조는 제안된 적이 없다. 본 논문에서는 barrel shifter를 사용하여 실시간 처리가 가능한 히스토그램 기반 엔트로피 필터의 하드웨어 구조를 제안한다. 제안한 하드웨어는 Verilog HDL을 이용하여 설계하였고, Xilinx사의 xczu7ev-2ffvc1156을 Target device로 설정하여 FPGA 구현하였다. Xilinx Vivado 프로그램을 이용한 논리합성 결과 4K UHD의 고해상도 환경에서 최대 동작 주파수 750.751MHz를 가지며, 1초에 30장 이상의 영상을 처리하며 실시간 처리 기준을 만족함을 보인다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제11권1호
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• pp.1-8
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• 2022

RISC-V는 오픈 소스 명령어 집합 구조로, 간단한 기본 구조를 가지며 목적에 따라 명령어 집합을 유연하게 확장할 수 있다. 본 논문에서는 소형, 저전력 32-bit RISC-V 프로세서를 설계하여 RISC-V 임베디드 시스템 연구를 위한 기반을 마련하고자 하였다. 설계한 프로세서는 2단계 파이프라인으로 구성하였고, RISC-V ISA 중 FENCE, EBREAK 명령어를 제외한 32-bit 정수형 ISA 및 인터럽트 처리를 위한 특권 ISA를 지원한다. Vivado Design Suite를 이용하여 합성한 결과 Xilinx Zynq-7000 FPGA에서 1895개의 LUT 및 1195개의 플립플롭을 사용하였고, 0.001W의 전력을 소모하였다. 이를 GPIO, UART, 타이머와 함께 시스템을 구성하여 합성하였고, FPGA 상에서 FreeRTOS를 포팅하여 16MHz에서의 동작을 검증하였다. Dhrystone, Coremark 벤치마크를 통해 성능을 측정하여 목적에 따라 확장 가능한 저전력 고효율 프로세서임을 보였다.

• 전기전자학회논문지
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• 제26권3호
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• pp.401-407
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• 2022

최근 자율주행 자동차를 구현하기 위해 카메라 영상을 통해 객체 및 차선을 인식하여 자율주행하는 영상처리 기술이 연구되고 있다. 안개는 카메라 촬영 영상의 가시성을 떨어뜨리기 때문에 자율주행 자동차 오작동의 원인이 된다. 이를 해결하기 위해 카메라에 실시간 처리가 가능한 안개 제거 기능을 적용하는 것이 필요하다. 따라서 본 논문에서는 성능이 우수한 Sim의 안개 제거방법을 실시간 처리가 가능한 하드웨어로 구현한다. 제안하는 하드웨어는 Verilog HDL을 사용하여 설계하였고, Xilinx사의 xc7z045-2ffg900을 Target device로 설정하여 FPGA 구현하였다. Xilinx Vivado 프로그램을 이용한 논리합성 결과 4K(4096×2160) 고해상도 환경에서 최대 동작 주파수 276.932MHz, 최대 처리 속도 31.279fps를 가짐으로써 실시간 처리 기준을 만족한다.

• 전기전자학회논문지
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• 제27권4호
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• pp.494-500
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• 2023

영상처리는 현재 다양한 분야에서 활용되고 있다. 그중 자율주행 자동차, 의료 영상처리, 로봇 제어 등은 빠른 영상처리 응답 속도가 필요하다. 이를 충족하기 위해 실시간 처리를 위한 하드웨어 설계가 활발히 연구되고 있다. 하드웨어 처리 속도는 입력 영상의 크기 외에도, 이미지에서 라인과 프레임을 구분하는 비활성화 영상 공백 구간의 크기에 영향을 받는다. 본 논문에서는 비활성화 영상 공백 구간과 밀접한 관련이 있는 라인메모리 유형에 따라 세 가지 스케일러 구조를 설계한다. 이 구조들은 Verilog 표준 언어를 사용하여 하드웨어로 설계되고, Xilinx Vivado 2023.1을 이용하여 field programmable gate array 환경에서 논리회로로 합성된다. 합성된 결과는 실시간 처리할 수 있는 표준 이미지 크기를 비교하면서 프레임 레이트 분석에 사용된다.

• 한국군사과학기술학회지
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• 제21권4호
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• pp.437-446
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• 2018

This paper describes the real-time logic implementation of orthogonal matching pursuit(OMP) algorithm for compressive sensing digital receiver. OMP contains various complex-valued linear algebra operations, such as matrix multiplication and matrix inversion, in an iterative manner. Xilinx Vivado high-level synthesis(HLS) is introduced to design the digital logic more efficiently. The real-time signal processing is realized by applying dataflow architecture allowing functions and loops to execute concurrently. Compared with the prior works, the proposed design requires 2.5 times more DSP resources, but 10 times less signal reconstruction time of $1.024{\mu}s$ with a vector of length 48 with 2 non-zero elements.