• 한국진공학회지
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• 제6권1호
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• pp.85-90
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• 1997

32cm직경의 $AlCu_x$(x=0.5%)음극 타겟과 회전 자석을 이용한 상용 마그네트론 스퍼 터링 장치에서 부가적인 플라즈마 여기 방법으로 스퍼터링된 입자들을 이온화시킨후, 수십 볼트의 직류 기판 바이어스로 이온의 방향성과 에너지를 조절하여 작은 트렌치나 via를 채 울 수 있는 공정을 개발하였다. 여기에서, 반경방향의 이온 플럭스비의 균일도 문제를 개선 하기 위하여, 입자들의 가시광선 영역의 방출선을 이용한 플라즈마 진단과, 패터닝된 웨이 퍼에 대한 직접 채우기로 플라즈마 내의 입자 분포와의 상관 관계를 찾고, RF 코일 설계의 개선을 도모하였다. 가시광 방출 분광에서 $Ar^{\circ},\;Ar^+;Al^+,\;Al^{\circ}$ 입자들의 방출선 세기는 1$\mu\textrm{m}$이 하의 크기를 갖는 트렌치와 via의 바닥과 top 두께비와 밀접한 관련이 있었다. RF코일의 직 경을 29cm에서 32cm로 증가 시키고, RF 입력부에 의한 비대칭을 개선하여 이온 플럭스비 의 척도가 되는 via 채우기의 바닥과 top의 두께비에서 7.5%에서 1.5%로의 균일도 향상을 얻었다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.61-66
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• 2011

차동 신호 설계 방식을 적용한 수 Gbps급 고속 디지털 시스템에서 비아 홀 및 커넥터 등에서 발생하는 임피던스 불연속은 반사손실을 유발하여 신호 전달 특성을 저하시킨다. 이에 본 논문에서는 신호 반사를 최소화하기 위한 차동 신호용 비아 구조를 제안한다. 고속 회전 라우팅 공정을 사용하여 하나의 비아를 물리적으로 분할하여 두 개의 절단된 비아 구조를 형성한다. 한쌍이 아닌 하나의 비아를 사용하여 차동 신호선을 연결함으로써 신호선 및 비아 사이의 이격거리를 일정하게 유지할 수 있고 또한 차동 신호선과 임피던스 정합을 확보하게 되어 신호 전달 성능을 개선할 수 있다. 신호 전달 특성을 비교하기 위해서 기존 비아 구조와 신규 비아 구조를 S-파라미터 시뮬레이션을 진행하고 분석하였다. 차동 신호용 비아의 설계 및 제작 후, 네트워크 분석기 측정을 통해 반사손실 및 삽입손실 등의 신호 전달 성능지표를 비교 검증하였다.

• 마이크로전자및패키징학회지
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• 제6권4호
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• pp.49-53
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• 1999

본 연구에서는 기존의 구조와 대등한 용량을 가지면서도 module내부에서 capacitor가 차지하는 부피를 최소화하고, 특히 기생 직렬 인덕턴스 값을 최소화할 수 있는 구조를 고안하였다. 이 과정에서 위에서 언급한 via의 위치, 길이, 개수등에 의한 특성을 분석하고 이를 최적화 하였다. HP사의 HFSS를 통해 이 구조의 특성을 검증하고 등가 회로 분석을 통해 기생 직렬 인덕턴스 값을 계산하였다. 이를 화인하기 위해 LTCC재료를 이용하여 실제로 시작품을 제작하여 직접 측정하였다. 이러한 buried type의 수동소자를 가장 정확하게 측정할 수 있는 방법을 고안하였고, 이 과정에서 측정을 위한 via, strip line 의 특성들을 모두 수치화하여 내장되어 있는 capacitor 만의 특성을 얻어내었다.

• 대한금속재료학회지
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• 제48권7호
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• pp.667-673
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• 2010

Copper filling into TSV (through-silicon-via) and reduction of the filling time for the three dimensional chip stacking were investigated in this study. A Si wafer with straight vias - $30\;{\mu}m$ in diameter and $60\;{\mu}m$ in depth with $200\;{\mu}m$ pitch - where the vias were drilled by DRIE (Deep Reactive Ion Etching) process, was prepared as a substrate. $SiO_2$, Ti and Au layers were coated as functional layers on the via wall. In order to reduce the time required complete the Cu filling into the TSV, the PPR (periodic pulse reverse) wave current was applied to the cathode of a Si chip during electroplating, and the PR (pulse-reverse) wave current was also applied for a comparison. The experimental results showed 100% filling rate into the TSV in one hour was achieved by the PPR electroplating process. At the interface between the Cu filling and Ti/ Au functional layers, no defect, such as a void, was found. Meanwhile, the electroplating by the PR current showed maximum 43% filling ratio into the TSV in an hour. The applied PPR wave form was confirmed to be effective to fill the TSV in a short time.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2007년도 춘계학술대회 논문집
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• pp.71-74
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• 2007

Substitution of the stacked antenna for the normally pressed antenna in the mobile phone was tried for the purpose of decreasing its size. However, reduced size resulted in the difficulties obtaining the targeted characteristics with the bandwidth over 70MHz. The cross-section of the vias in the low temperature co-firing ceramics process was studied to find out effects on the bandwidth characteristics. Circular and rectangular cross-section of the via beneath different types of antenna patterns were simulated. Better bandwidth characteristics were acquired for the larger diameter of the circular section and for the rectangular section as the cross-section area increased. From the viewpoint of the shape of the cross-section, rectangular area showed better characteristics than the circular area with the same longest length in the cross-section.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권2호
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• pp.226-235
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• 2016

The yield of 3D stacked IC manufacturing improves with the pre-bond integrity testing of through silicon vias (TSVs). In this paper, an efficient pre-bond test method is presented based on IEEE std. 1500, which can precisely diagnose any happening of TSV defects. The IEEE std. 1500 wrapper cells are augmented for the proposed method. The pre-bond TSV test can be performed by adjusting the driving strength of TSV drivers and the test clock frequency. The experimental results show the advantages of the proposed approach.

• Transactions on Electrical and Electronic Materials
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• 제16권6호
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• pp.312-316
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• 2015

Through silicon via (TSV) technology holds the promise of chip-to-chip or chip-to-package interconnections for higher performance with reduced signal delay and power consumption. It includes high aspect ratio silicon etching, insulation liner deposition, and seamless metal filling. The desired etch profile should be straightforward, but high aspect ratio silicon etching is still a challenge. In this paper, we investigate the use of etch hard mask for finer TSVs etching to have clear definition of etched via pattern. Conventionally employed photoresist methods were initially evaluated as reference processes, and oxide and metal hard mask were investigated. We admit that pure metal mask is rarely employed in industry, but the etch result of metal mask support why hard mask are more realistic for finer TSV etching than conventional photoresist and oxide mask.

• ETRI Journal
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• 제36권2호
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• pp.301-308
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• 2014

Three-dimensional integration technology results in area savings, platform power savings, and an increase in performance. Through-silicon via (TSV) assembly and manufacturing processes can potentially introduce defects. This may result in increases in manufacturing and test costs and will cause a yield problem. To improve the yield, spare TSVs can be included to repair defective TSVs. This paper proposes a new built-in self-test feature to identify defective TSV channels. For defective TSVs, this paper also introduces dynamic self-repair architectures using code-based and hardware-mapping based repair.

• 한국전기전자재료학회논문지
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• 제18권9호
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• pp.798-802
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• 2005

The plating shape in the opening of photoresist becomes gradated shape in the fountain plating system, because bubbles from the wafer surface are difficult to escape from the deep openings, vias. In this paper, the bubble flow from the wafer surface during plating process was studied and we designed the tilted electrode ring to get uniform bump height on all over the wafer and evaluated the film uniformity by SEM and $\alpha-step$. In a-step measurement, film uniformities in the fountain plating system and the tilted electrode ring contact system were $\pm16.6\%,\;\pm4\%$ respectively.

• 전자공학회논문지A
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• 제32A권1호
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• pp.222-233
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• 1995

For effective module generation, a detailed router which can handle complicated routing regions on multimple layers of interconnection under various constraints is necessary. In this paper, a new improved maze routing technique is described, which can find the shortest path for each net without allowing stacked vias. In this method, two cost values are stored at each grid point. The cost values represent the routing costs from the terminal of the net being routed to the grid point. One cost value shows the cost of the shortest path without making a via at the grid point and the other cost value shows that with making a via at the grid point. This is the first systematic maze routing technique which can find the shortest path without via-stacking.