• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 추계종합학술대회
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• pp.278-281
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• 1999

본 논문에서는 많은 함수를 용이하게 해석하고 테스트할 수 있는 결정도(Decision diagram)에 의한 다치순차논리회로(Multiple valued squential circuit)를 구현하였다 우선, 다치순차 회로의 기억소사는 D F/F를 이용하였으며 전류모드에 의한 결정도 순차 논리 회로를 구현한다 이 회로의 동자특성은 PSPICE 시뮬레이션을 통하여 확인하였다. 본 논문에서 제시한 전류모드 CMOS의 결정도 다치순차회로는 회선 경로 선택의 규칙성, 간단성, 여러함수를 쉽게 해석하고 테스트 할 수 있는 등등의 이점을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.555-562
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• 2008

본 논문에서는 RTL 수준에서의 클록 게이팅을 이용한 실제적인 저전력 설계 기술에 대해서 제안하고자 한다. 상위 수준의 회로 설계자에 의해 시스템의 동작을 분석하여 클록 게이팅을 위한 제어기를 이용하는 것이 가장 효율적인 전력 감소를 가져 온다. 또한 직접적으로 클록 게이팅을 수행하는 것보다는 합성툴이 자연스럽게 게이팅된 클록을 맵핑할 수 있도록 RTL 수준에서 유도하는 것이 바람직하다. RTL 코딩 단계에서부터 저전력이 고려되었다면 처음 코딩단계에서부터 클록을 게이팅 시키고, 만일 고려되지 않았다면 동작을 분석한 후에 대기 동작인 부분에서 클록을 게이팅 한다. 그리고 회로의 동작을 분석한 후에 클록의 게 이팅을 제어하기 위한 제어기를 설계하고 합성 툴에 의해 저전력 회로에 해당하는 netlist를 얻는다. 결과로부터 상위수준의 클록 게이팅에 의해 레지스터의 전력이 922 mW에서 543 mW로 42% 감소한 것을 확인할 수 있다. Power Theater 자체의 synthesizer를 이용하여 netlist로 합성한 후에 전력을 측정했을 경우에는 레지스터의 전력이 322 mW에서 208 mW로 36.5% 감소한 것을 확인할 수 있다.

• 대한전자공학회논문지SD
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• 제37권8호
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• pp.86-96
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• 2000

집적도 증가에 따라 비용이 증가하는 가장 대표적인 분야가 테스트 분야이며, 하드웨어 비용의 상대적인 감소에 따라 BIST 방법이 미래지향적 테스트 방법으로 지목받고 있다. 이 방법이 가지는 가장 큰 단점은 만족할 만한 고장검출률을 얻기 위해 필요한 테스트 시간의 증가이다. 본 논문에서는 BIST의 실현에 있어서 테스트 시간을 감소시키는 방안을 제안하였다. 이 방법은 입력의 그룹화와 테스트 포인트 삽입 방법을 사용하며, 테스트 포인트는 기존에 사용하던 것과는 다름 새로운 정의에 의해 결ㅈ어된다. 제안한 방법의 주요 알고리듬을 C-언어로 구현되었으며, 여러 가지 대상회로를 통해 실험한 결과 의사-무작위 패턴을 사용하는 경우에 비해 최대 $10^7$ 정도의 테스트 시간 감소를 가져올 수 있었으며, 고장검출률 또한 기존의 BIT방법보다 큰 것으로 확인되었다. 제안한 방법의 대상회로에 대한 상대적인 하드웨어 오버헤드는 대상회로가 커질수록 감소하고 지연시간 증가는 대형회로의 지연시간에 비해 미미한 것이어서, 대형회로를 BIST 방법에 의해 테스트할 때 제안한 방법이 매우 효과적일 것으로 사료된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권3호
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• pp.165-175
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• 2010

This paper presents a fine-grain supply-voltage-control scheme for low-power FPGAs. The proposed supply-voltage-control scheme detects the critical path in real time with small overheads by exploiting features of asynchronous architectures. In an FPGA based on the proposed supply-voltage-control scheme, logic blocks on the sub-critical path are autonomously switched to a lower supply voltage to reduce the power consumption without system performance degradation. Moreover, in order to reduce the overheads of level shifters used at the power domain interface, a look-up-table without level shifters is employed. Because of the small overheads of the proposed supply-voltage-control scheme and the power domain interface, the granularity size of the power domain in the proposed FPGA is as fine as a single four-input logic block. The proposed FPGA is fabricated using the e-Shuttle 65 nm CMOS process. Correct operation of the proposed FPGA on the test chip is confirmed.

• 한국음향학회지
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• 제19권2호
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• pp.61-67
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• 2000

최근의 디지털 신호처리 기술과 집적 회로 설계 기술의 발달은 보청 시스템의 새로운 가능성을 제공하고 있다. 그러나, 배경 잡음은 여전히 많은 난청자가 호소하는 문제로 남아 있다. 본 논문에서는 임상 실험을 통하여 음성 대역 잡음 환경에서 감음신경성 난청자의 음성 인지 능력과 어음 변별력을 측정한 결과를 제시한다. 또한, 보다 향상된 보청 환경을 제공하기 위하여 보청 시스템의 전처리단으로써 음질 향상 기법을 이용하여 배경 잡음을 제거하였다. 음질 향상 기법은 DSP 보드를 이용하여 실시간 시스템으로 구현되었으며, 이를 이용하여 청력 검사를 실시하였다. 임상 실험을 실시한 결과, 음질 향상 기법은 배경 잡음을 제거함으로써 신호의 SNR을 개선시켜 보청 이득과 결합되어 감음신경성 난청자의 음성 변별력을 크게 향상시켰다.

• Journal of Mechanical Science and Technology
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• 제14권3호
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• pp.350-357
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• 2000

Experiments were performed by using PF-5060 and water to investigate the influence of an aspect ratio of a horizontal rectangular channel on the cooling characteristics from an in-line $6{\times}1$ array of discrete heat sources which were flush mounted on the top wall of the channel. The experimental parameters were aspect ratio of rectangular channel, heat flux of simulated VLSI chip, and channel Reynolds number. The chip surface temperatures decreased with the aspect ratio at the first and sixth rows, and decreased more rapidly at a high heat flux than at a low heat flux. The measured friction factors at each aspect ratio for both water and PF-5060 gave a good agreement with the values predicted by the modified Blasius equation within ${\pm}7%$. The Nusselt number increased as the aspect ratio decreased, but the increasing rate of Nusselt number reduced as the aspect ratio decreased. A 5:1 rectangular channel yields the most efficient cooling performance when the heat transfer and pressure drop in the test section were considered simultaneously.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 추계학술대회 논문집 학회본부
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• pp.147-150
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• 1988

Since the integration level of VLSI circuits progresses very quickly, a highly reliable thin $SiO_2$ film is required to fabricate a small-geometry MOS device. In the present study we have attempted to eliminate the failure-causing defects that develop in thin oxide films during the oxidation step by performing a long-time preoxidation and postoxidation annealing. The TDDB test and the copper decoration method were used to calculate the oxide defects density of MOS device. The dielectric reliability of high-quality thin oxides have been studied by using the time-zero-dielectric-breakdown (ramp-voltage-stressed I-V) and time-dependent-dielectric -breakdown (Constant-stressed I-V) tests. Failure times against temperature and electric field are examined and acceleration factors are abtained for each parameter. Based on the data obtained, breakdown wearout limitation for thin oxide films is estimated.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.45-50
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• 2007

본 논문에서는 상변환 메모리 (phase-change random access memory: PRAM)의 저전력 선택적 데이터 쓰기(selective data write: SDW) 기법을 제안하였다. PRAM은 쓰기 동작 과정에서 큰 전류를 오랜 시간동안 소모하기 때문에 큰 쓰기 전력을 소모한다. 이 쓰기 전력을 줄이기 위하여, SDW 기법은 쓰기 동작 과정에서 PRAM 셀에 데이터를 쓰기 전에 우선 저장될 셀의 데이터를 읽어온다. 셀의 기존 데이터와 새롭게 저장할 데이터를 비교하여, 입력된 데이터와 저장된 데이터가 다른 경우에만 PRAM 셀에 데이터 쓰기를 수행한다. 제안된 쓰기 기법을 사용하여 전력 소모를 반 이상으로 줄일 수 있다. 1Kbits ($128{\times}8bits$) PRAM 테스트 칩을 $0.5{\mu}m$ GST 셀과 $0.8{\mu}m$ CMOS 공정을 사용하여 구현하였다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.38-46
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• 2006

DVD용 PRML신호를 디코딩할 수 있는 병렬 아날로그 비터비 디코더를 칩으로 제작하고 테스트 결과를 기술하였다. 병렬 아날로그 비터비 디코더는 기존의 디지털 비터비 디코더를 아날로그 병렬처리 회로를 이용하여 구현한 것으로, 전력 소모가 매우 적다는 장점이 있다. 본 연구에서는 제안한 순환형 아날로그 비터비 디코더 회로를 DVD의 PRML 신호 디코딩용으로 설계 제작하였고, 그 상세 설계 내용과 각 회로의 신호 특성을 분석하였으며, 이를 기반으로 향후 개선 사항을 기술하였다. 또한, 칩으로 제작된 회로가 동작하여 PRML용 신호가 잘 디코딩됨을 보였다.

• Journal of Electrical Engineering and information Science
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• 제2권5호
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• pp.17-26
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• 1997

Interconnect characterization on a wafer level was performed. Test patterns for single, two-coupled, and triple-coupled lines ere designed by using 0.5$\mu\textrm{m}$ CMOS process. Then interconnect capacitances and resistances were experimentally extracted by using tow port network measurements, Particularly to eliminate parasitic effects, the Y-parameter de-embedding was performed with specially designed de-embedding patterns. Also, for the purpose of comparisons, capacitance matrices were calculated by using the existing CAD model and field-solver-based commercial simulator, METAL and MEDICI. This work experimentally verifies that existing CAD models or parameter extraction may have large deviation from real values. The signal transient simulation with the experimental data and other methodologies such as field-solver-based simulation and existing model was performed. as expected, the significantly affect on the signal delay and crosstalk. The signal delay due to interconnects dominates the sub-micron-based a gate delay (e.g., inverter). Particularly, coupling capacitance deviation is so large (about more than 45% in the worst case) that signal integrity cannot e guaranteed with the existing methodologies. The characterization methodologies of this paper can be very usefully employed for the signal integrity verification or he electrical design rule establishments of IC interconnects in the industry.