• Journal of Information Processing Systems
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• 제4권4호
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• pp.121-132
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• 2008

VLSI chips have been tested using various automatic test equipment (ATE). Although each ATE has a similar structure, the language for ATE is proprietary and it is not easy to convert a test program for use among different ATE vendors. To address this difficulty we propose a tester structure expression language, a tester language with a novel format. The developed language is called the general tester language (GTL). Developing an interpreter for each tester, the GTL program can be directly applied to the ATE without conversion. It is also possible to select a cost-effective ATE from the test program, because the program expresses the required ATE resources, such as pin counts, measurement accuracy, and memory capacity. We describe the prototype environment for the GTL and the tester selection tool. The software size of the prototype is approximately 27,800 steps and 15 manmonths were required. Using the tester selection tool, the number of man-hours required in order to select an ATE could be reduced to 1/10. A GTL program was successfully executed on actual ATE.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.63-71
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• 2003

IDDQ 테스팅은 CMOS VLSI 회로의 품질 및 신뢰성 향상에 중요한 테스트 방식이다. 그러나 상대적으로 느린 IDDQ 테스트를 위해서는 고려한 고장 모델에서 발생 가능한 고장의 수를 감소하거나 가능한 적은 수의 테스트 패턴을 유지하는 게 필요하다. 본 논문에서는 IDDQ 테스팅에 자주 이용되는 트랜지스터 합선 고장 모델에서 발생 가능한 고장의 수를 효과적으로 감소시킬 수 있는 효율적인 등가 고장 중첩 알고리즘을 제안한다. ISCAS 벤치마크 회로의 모의 실험을 통하여 제안된 방식의 우수한 성능을 확인하였다.

• 전자공학회논문지B
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• 제32B권11호
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• pp.1434-1444
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• 1995

Current test has recently been known to be a promising testing method in CMOS VLSI because conventional voltage test can not make sure of the complete detection of bridging, gate-oxide shorts, stuck-open faults and etc. This paper presents a new BIC(built-in current sensor) for the internal current test in CMOS logic circuit. A single phase clock is used in the BIC to reduce the control circuitry of it and to perform a self- testing for a faulty current. The BIC is designed to detect the faulty current at the end of the clock period, so that it can test the CUT(circuit under test) with much longer critical propagation delay time and larger area than conventional BICs. The circuit is composed of 18 devices and verified by using the SPICE simulator.

• Journal of Electrical Engineering and Technology
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• 제3권1호
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• pp.130-134
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• 2008

The increasing size of very large scale integration (VLSI) circuits, high transistor density, and popularity of low-power circuit and system design are making the minimization of power dissipation an important issue in VLSI design. Test Power dissipation is exceedingly high in scan based environments wherein scan chain transitions during the shift of test data further reflect into significant levels of circuit switching unnecessarily. Scan chain or cell modification lead to reduced dissipations of power. The ETC algorithm of previous work has weak points. Taking all of this into account, we therefore propose a new algorithm. Its name is RE_ETC. The proposed modifications in the scan chain consist of Exclusive-OR gate insertion and scan cell reordering, leading to significant power reductions with absolutely no area or performance penalty whatsoever. Experimental results confirm the considerable reductions in scan chain transitions. We show that modified scan cell has the improvement of test efficiency and power dissipations.

• 대한전자공학회논문지
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• 제26권4호
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• pp.138-144
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• 1989

본 논문에서는 게이트레벨회로 최적화를 위한, 논리적 redundancy를 제거하는 새로운 방법을 제안한다. 본 방법은 회로내의 모든 신호선에 대한 redundancy 조사를 피하여 일부의 신호선-fanout branch 신호선에 한정하여 조사를 행한다. 또 조사한 신호선이 nonredundant 할 경우에는, 그 신호선에 대한 조사 과정에 생성된 정보만을 이용하여, 다른 nonrodundant한 신호선을 유효하는 효율적인 procedure을 사용한다. 그리고, 한 신호선에 대한 redundancy 재조사를 피하기 위해, 신호선의 조사순서를 결정하는 휴리스틱한 방법을 제안한다. 본 방법은 기존의 테스팅이론을 응용한 휴리스틱한 방법으로, 각 신호선에 대한 redundancy 재조사를 행하지 않기 때문에 기존의 방법에 비해 실행시간이 매우 빠르다.

• 한국컴퓨터정보학회논문지
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• 제6권1호
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• pp.7-13
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• 2001

VLSI의 집적도가 증가함에 따라 설계와 제조과정에서 기존의 논리 테스트 방법으로는 검출하기 어려운 고장들이 발생하고 있다. 최근에는 이러한 고장을 검출하기 위한IDDQ 테스팅 방법의 중요성이 증대되고 있다. 본 논문에서는 CMOS 회로내에서 IDDQ 값을 검사하여 고장의 유무를 검사하는 전류 테스팅 기법에 사용될 수 있는 새로운 전류감지기를 제안한다. 본 논문에서 제안된 전류감지기는 자기저항 소자 MR 전류감지기, 레벨변환기, 비교기로 구성되어 있으며 자동으로 고장을 검출할 수 있다.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2001년도 춘계학술대회 논문집
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• pp.250-253
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• 2001

Mechanical properties of gold bonding wire for VLSI packaging have been studied. The diameters of gold wires are about 20-30 micrometer and fracture loads are 8-20 gram force. The elastic modulus, yield strength, fracture strength and elongation properties have been evaluated by micro-tensile test method. This work discusses for an appropriate selection of micro-force testing system and grip design in mim testing. The best method to determine gauge length of wire and to measure tensile properties has been proposed. The mechanical properties such as strength and elastic modulus of current gold bonding wire are higher than pure those of gold wire.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.50-50
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

• 한국통신학회논문지
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• 제15권7호
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• pp.628-637
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• 1990

본 연구에서는 고속의 병렬 알고리즘을 이용하여 실시간 디지털 신호를 처리할 수 있는 16x16 고속의 CMOS 승산기를 설계하였다. 설계된 병렬 승산기는 modified Booth's 알고리즘과 Ling's approach를 이용하여 4열의 가산기와 8개의 Booth 디코더로 구성하였으며, 2's complement의 데이터와 계수를 처리할 수 있도록 설계하였다. 또한 VLSI 구현에 적합하도록 modulrity하고 regularity하게 모든 회로를 설계하고 규칙적으로 내부 배열을하여 testavility가 용이하도록 설계하였다.

• 대한전자공학회논문지SD
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• 제43권2호
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• pp.96-104
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• 2006

본 논문에서는 VLSI구현을 위한 CAN 프로토콜 컨트롤러의 최적화된 구조를 제안하였으며, 제안된 구조를 이용하여 VLSI로 구현하였다. 또한 많은 시간이 소요되는 검증의 문제점을 보완하기 위하여 3단계 검증기법을 제안하였으며 이를 통하여 빠른 속도의 검증이 가능하게 되었다. 제안된 구조는 기존의 CAN 프로토콜 컨트롤러보다 적은 사이즈의 게이트 수를 갖고 있을 뿐만 아니라 호스트 프로세서와의 연결이 용이하게 구성되어 있기 때문에 비용 및 효율성에서 장점을 갖고 있고, 제안된 3단계 검증기법은 반복되는 검증의 수를 줄임으로써 최적화된 검증을 수행하도록 구성되어 있기 때문에 빠른 속도의 검증이 가능하다. 설계된 CAN 프로토콜 컨트롤러는 0.35마이크론 CMOS공정을 이용하여 제작되었다.