• 한국정보처리학회논문지
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• 제5권9호
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• pp.2378-2387
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• 1998

본 논문에서는 VLSI 회로의 내장 자체 테스트(Built-In Self-Test)를 위한 효율적인 공간 응답 압축기의 설계 방식을 제안한다. 제안하는 공간 압축기의 설계 방식은 테스트 대상 회로의 구조와는 독립적으로 적용할 수 있다. 기존의 공간 응답 압축기는 하드웨어 오버헤드(hardware overheads)가 크고, 고장 응답을 비고장 응답으로 변환시키는 에일리어싱(aliasing)에 의해 고장 검출률(fault coverage)을 감소시켰으나, 제안하는 방식에 의해 설계된 공간 응답 압축기는 기존의 방법에 비해 하드웨어 오버헤드가 작고, 고장 검출률을 감소시키지 않는다. 또한, 제안하는 방식은 일반적인 N-입력 논리 게이트로 확장이 가능하여 테스트 대상 회로의 출력 시퀸스에 따른 가장 효율적인 공간 응답 압축기를 설계할 수 있다. 제안한 설계 방식은 SUN SPARC Workstation 상에서 C 언어를 사용하여 구현하며, ISCAS'85 벤치마크 회로를 대상으로 선형 피드백 시프트 레지스터(Linear Feedback Shift Registers)에 의해 생성된 의사 랜덤(pseudo random)패턴을 입력원으로 사용하여 시뮬레이션을 수행하므로써 그 타당성과 효율성을 입증한다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 대한전자공학회논문지
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• 제27권3호
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• pp.131-136
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• 1990

본 논문에서 게이트레벨 회로의 논리 최적화를 위한 논리적 redundancy조사를 가속화하는 새로운 방법을 제안한다. 게이트레벨 회로의 redundancy 조사문제는 테스트패턴 생성문제와 마찬가지로 유한상태 탐색문제로서, 그 실행시간이 탐색의 크기에 의존한다. 본 논문에서는 효율적인 탐색을 위해, '동적 head line'과 'mandatory 할당' 방법을 제안한다. 동적 head line은 redundancy조사과정에서 동적으로 변경되어, 탐색에서의 backtracking 수를 감소기키며, mandatory 할당은 불필요한 할당을 피할 수 있어 탐색의 크기를 줄인다. 특히 이들 방법은 기존의 테스트패턴 생성문제에서 사용한 방법과는 달리, 회로 최적화에 따른 회로의 변경에 영향을 받지 않고 사용된다. 또한, 이들 방법을 기존의 redundancy 조사시스템에 실현하여, 그 유효성을 보인다.

• 한국통신학회논문지
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• 제29권10A호
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• pp.1205-1214
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• 2004

CMOS 회로에서 발생하는 물리적인 결함에 대해서 전류 테스팅은 전압 테스팅으로 검출할 수 없는 많은 결함을 효율적으로 검출할 수 있는 기법이다. 테스트 회로에 존재하는 결함이나 장애의 영향을 기술하기 위해서 사용되는 고장모델은 실제적인 장애를 정확하게 모델링해야 한다. 본 논문에서는 전류 테스팅에 자주 이용되는 고장모델을 위한 효율적인 중첩 알고리즘을 제안한다. ISCAS 벤치마크 회로의 모의실험을 통하여 제안된 방식이 고려되는 고장의 수를 효과적으로 감소시킬 수 있고 다양한 전류 테스팅 방식의 고장모델에 더 적합함을 확인하였다.

• 대한전자공학회논문지
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• 제26권4호
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• pp.138-144
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• 1989

본 논문에서는 게이트레벨회로 최적화를 위한, 논리적 redundancy를 제거하는 새로운 방법을 제안한다. 본 방법은 회로내의 모든 신호선에 대한 redundancy 조사를 피하여 일부의 신호선-fanout branch 신호선에 한정하여 조사를 행한다. 또 조사한 신호선이 nonredundant 할 경우에는, 그 신호선에 대한 조사 과정에 생성된 정보만을 이용하여, 다른 nonrodundant한 신호선을 유효하는 효율적인 procedure을 사용한다. 그리고, 한 신호선에 대한 redundancy 재조사를 피하기 위해, 신호선의 조사순서를 결정하는 휴리스틱한 방법을 제안한다. 본 방법은 기존의 테스팅이론을 응용한 휴리스틱한 방법으로, 각 신호선에 대한 redundancy 재조사를 행하지 않기 때문에 기존의 방법에 비해 실행시간이 매우 빠르다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.891-894
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• 1999

According to increasing the integration of the device, there are important consideration about the improvement of the reliability in the product. To improve the reliability of the device, the test parameters and test time are increased. There are no pin-to-pin short test and pin-to-pin leakage test in the present test items to analysis the characteristics and reliability of the device. The purpose of the paper is to model the pin-to-pin phenomenon and propose to modify the test method present and to test the new pin-to-pin DC parameters. These modified and additive test items are applied to product test and confirmed to improve the reliability of product test.

• 제어로봇시스템학회논문지
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• 제4권3호
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• pp.329-333
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• 1998

본 논문에서는, LSI 적층 기술을 이용한 실시간 처리 마이크로 비젼의 개발을 소개하고 있다. 새롭게 개발된 LSI 적층기술을 이용하여, 영상신호의 증폭, 변환, 연산처리등의 기본기능을 가지는 다수의 LSI 웨이퍼를 적층한다. 각 층간의 고밀도 수직배선을 통하여 대량의 영상정보를 동시에 전달하므로써, 대규모 동시 병렬처리를 가능하게 하며, 다수의 층에 걸쳐 파이프 라인 처리가 이루어진다. VLSI 설계시스템을 이용하여, 윤곽 검출기능을 가지는 테스트 칩을 설계(2 .mu.m CMOS design rule)하고, 시뮬레이션을 통하여 양호한 동작(처리시간 10 .mu.s)을 확인하고 있다. 시험제작을 위해서는, 새롭게 개발된 LSI 적층기술이 이용된다. 영상처리의 기본회로가 실려있는 웨이퍼의 기반을 30 .mu.m 의 두께까지 연마하고, 개발된 웨이퍼 aligner를 이용하여 수직배선이 형성된 상하 두 개의 웨이퍼를 미세조정하면서 접착한다. 이상의 제작과정을 반복하여 두께 1mm이하의 인공망막과 같은 마이크로 비젼을 제작한다.

• 한국전자통신학회논문지
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• 제5권4호
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• pp.443-449
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• 2010

전류 테스팅은 기존의 전압 테스트 방식에 비해서 높은 고장 검출과 진단 능력을 가진 효과적인 테스트 방식이다. 그러나 상대적으로 느린 전류 테스팅을 위해서 항상 같은 값을 가지는 노드를 찾아내어 제거하는 효율적인 검출 기법이 필요하다. 본 논문에서는 전류 테스팅을 위한 다양한 고장모델에 적용 가능한 객체기반의 고장 검출 기법을 제안한다. ISCAS 벤치마크 회로의 실험결과을 통해서 제안된 방식이 고려되는 고장의 수를 효과적으로 감소시킬 수 있고 다양한 전류 테스팅 고장모델에 적용 가능함을 확인하였다.

• 한국항행학회논문지
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• 제7권2호
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• pp.206-210
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• 2003

본 논문에서는 최신의 미세공정인 0.18um CMOS 공정을 이용한 표준 셀 라이브러리를 설계하고, 이를 P&R(Placement and Routing) CAD 툴에 사용할 수 있도록 포팅한다. 제작결과를 검증하기 위하여 간단한 테스트칩을 제작하였으며 설계에 사용된 표준 셀 라이브러리는 0.18um 아남반도체의 공정이다. 이러한 설계 및 제작과정을 통하여 최신의 미세공정을 이용하여 디지털 시스템의 자동설계가 가능함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 추계종합학술대회
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• pp.278-281
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• 1999

본 논문에서는 많은 함수를 용이하게 해석하고 테스트할 수 있는 결정도(Decision diagram)에 의한 다치순차논리회로(Multiple valued squential circuit)를 구현하였다 우선, 다치순차 회로의 기억소사는 D F/F를 이용하였으며 전류모드에 의한 결정도 순차 논리 회로를 구현한다 이 회로의 동자특성은 PSPICE 시뮬레이션을 통하여 확인하였다. 본 논문에서 제시한 전류모드 CMOS의 결정도 다치순차회로는 회선 경로 선택의 규칙성, 간단성, 여러함수를 쉽게 해석하고 테스트 할 수 있는 등등의 이점을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.