• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1995년도 Proceedings of the Korea Automation Control Conference, 10th (KACC); Seoul, Korea; 23-25 Oct. 1995
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• pp.146-149
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• 1995

A new method for grouping of relevant and equivalent inputs of a logical circuit was proposed by the authors by making use of pseudorandom M-sequence correlation. The authors show in this paper that it is possible to estimate the input grouping from a part of correlation functions when we admit small percentage of error, whereas it is impossible to reduce the data necessary to estimate the grouping by use of the truth table method. For example in case of 30-input logic circuit, the number of correlation functions necessary to calculate can be reducible from 1.07 * 10$^{9}$ to 465.

• 한국콘텐츠학회논문지
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• 제18권1호
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• pp.10-18
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• 2018

본 논문은 Xilinx FPGA(Field Programmable Gate Array)에 다운로드하는 비트스트림으로부터 FPGA의 리소스 중 하나인 LUT(Look Up Table)로직을 재합성하는 방법을 제안한다. 비트스트림과 디바이스 구조는 밀접한 관계가 있기 때문에, 비트스트림을 분석하기 위해서 FPGA디바이스 구조를 분석해야 한다. 동일한 네트리스트를 사용하여 여러 가지 로직을 합성하거나, 위치를 변경하면서 로직을 합성하는 등 다양한 상황, 여러 입력 변수에 대한 비트스트림과 FPGA 디바이스 구조를 비교분석해 비트스트림 구조를 파악한다. 분석된 비트스트림 구조와 다양한 논리함수의 비트스트림을 바탕으로 하나의 LUT에 대한 진리표를 구성하고, 구성된 LUT의 진리표와 제안한 알고리즘을 기반으로 LUT의 로직을 재합성 한다. 제안한 알고리즘은 LUT에 로직을 구현할 때 사용되는 입력 핀과 출력 핀을 결정할 수 있으며, FPGA에 다운로드 되는 비트스트림으로부터 게이트 레벨의 로직회로를 얻을 수 있었다.

• 한국콘텐츠학회논문지
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• 제8권4호
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• pp.86-91
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• 2008

본 논문에서는 혼돈함수들 중 하나인 텐트함수의 변환을 수행하는 이산화된 8비트 텐트맵의 설계 절차를 보이기 위해서, 먼저 이산화 텐트맵의 진리표를 작성하였고, 진리표를 통해 구해진 간략화된 부울대수에 따라, 배타적 논리합 게이트만을 사용하여 이산화 맵을 실제 하드웨어로 구현하였다. 제안된 텐트맵 회로는 혼돈맵의 혼돈 특성에 따라8비트 유한 정밀도와 주기 8의 상태들을 발생시키는 궤환회로로 구성되었으며, 설계된 회로도를 제시하였다. 이산화된 텐트맵은 스트림 암호시스템의 키스트림 발생회로에서 혼돈 2진 순서들을 발생시키는데 새롭게 사용될 것이다.

• 전자공학회논문지
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• 제51권1호
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• pp.107-115
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• 2014

영상의 저 비트 변환 기반의 비트 플레인 정합방법(Bit-Plane Matching : BPM)은 기존의 블록 정합 방법들과 비교해 계산량을 줄이고 간단한 하드웨어 구조 설계를 통해 블록 정합 결과를 획득할 수 있지만, 블록 정합의 정확도가 비교적 낮은 문제점을 가지고 있다. 본 논문에서는 기존의 BPM방법들과 비교해 블록 정합의 정확도를 증가시키면서 동시에 논리 연산으로 정합 결과를 계산할 수 있는 저 비트 변환 기반의 절대 오차합(Reduced-bit transform based Sum of Absolute Difference : R-SAD)을 이용한 블록 정합 알고리즘을 제안한다. 이 방법은 현재 영상과 참조영상을 각각 2-bit의 영상으로 변환하고, 2-bit의 4레벨에 대한 입출력 관계를 이용하여 진리표를 획득한다. 진리표는 Karnaugh map을 통해 간소화 되어 논리 연산으로 절대 오차를 계산할 수 있다. 제안된 방법의 성능 평가를 위한 움직임 보상(Motion Compensation) 실험에서, R-SAD는 기존의 블록 정합 방법들과 비교해 높은 정확도의 정합결과를 획득할 수 있었다.

• 대한안전경영과학회지
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• 제17권4호
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• pp.381-396
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• 2015

The study proposes multiple TRIZ contradiction solution strategies for addressing PC (Physical Contradiction) and TC (Technical Contradiction) by implementing TRIZ cause-and-effect tree. The problem associated with TC of the ends is solved by PC of means which employs a causal relationship between causes and effects. The TRIZ contradiction solution strategies demonstrated in this research are classified into 3 types of combined strategy as follows: 1. To-Be PC and AS-Is PC, 2.To-Be PC and As-Is TC, 3.As-Is PC and To-Be TC. The combined strategy of To-Be PC and As-Is PC is similar to a divide-and-conquer technique. This strategy adopts parallel strategies using 4 separation principles in time, in space, between parts and the whole, and upon condition of two reversed-PCs. Moreover, its application elucidates the conflict relationship of two TCs from the study. The integrated 4 separation principles and 40 inventive principles present an effective synergy effect from the combination, and further addresses the problems in the TRIZ contradiction resolution strategies. Combined strategy of To-Be PC and As-Is TC implements the 40 inventive principles that To-Be PC of the means resolves the As-Is TC of the ends. Combined strategy of As-Is PC and To-Be TC also uses inventive principles to the As-Is PC of the means to solve the To-Be TC of the ends. In addition, propositional and logical relationship of necessary and sufficient conditions between TC and PC is used to support the validity of 3 TRIZ contradiction solution strategies. In addition, 3 other strategies of necessary and sufficient conditions validate the contraposition relationship of the truth table. This study discusses TRIZ case studies from National Quality Circle Contest from the years between 2011 and 2014 to provide the usage guidelines of TRIZ contradiction solutions for quality purposes. Examining analysis from the case studies and investigating combined strategies allows the users to obtain comprehensive understanding.

• 전자공학회논문지SC
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• 제39권3호
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• pp.191-200
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• 2002

본 논문에서는 다변수 다치 논리함수에 대하여 구간함수를 절단 차분 함수로 변환하는 방법을 제시하였고, 절단 차분 함수를 전류모드 CMOS에 의한 전류 미러 회로와 금지회로를 사용하여 일정한 패턴을 갖는 다치 논리회로로 구현하는 방법을 제시하였다. 또한 제시한 방법을 2변수 4치 MOD(4) 가산 진리표와 2변수 4치 유한체 GF(4)상의 승산 진리표를 실현하는 회로의 구현에 적용하였다. PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작특성을 보였다. 회로들의 시뮬레이션은 2㎛ CMOS 표준 기술을 이용하였고, 단위 전류를 15㎂로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 제시한 전류모드 CMOS에 의해 구현된 회로들은 일정한 패턴, 상호연결의 규칙성을 가지며, 다치 논리함수의 변수의 확장성을 가지므로 VLSI 실현에 적합할 것으로 생각된다.

• 전자공학회논문지B
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• 제32B권6호
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• pp.868-875
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• 1995

This paper presents a method of constructing the multiple-valued combinational logic systems(MVCLS) by decision diagram. The switching function truth table of MVCLS is transformed into canonical normal form of sum-of-products(SOP) with literals at first. Next, the canonical normal form of SOP is transfered into multiple-valued logic decision diagram(MVLDD). The selecting of variable ordering is very important in this stage. The MVLDDs are quite different from each other according to the variable ordering. Sometimes the inadequate variable ordering produces a very large size of MVLDD means the large size of circuit implementation. An algorithm for generating the proper variable ordering produce minimal MVLDD and an example shows the verity of the algorithm. The circuits are realized with T-gate acceording to the minimal MVLDD.

• 전자공학회논문지A
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• 제32A권10호
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• pp.73-80
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• 1995

In this paper, a synthesis tool using matrix operations for designing multi-level Reed Muller circuits is described which has been named as MRM (Multi-level Reed Muller Minimizer). The synthesis method which uses matrix operations has advantages in effectively minimizing chip area, delay optimization and fault detection capability. However, it uses only truth-table type maps for inputs, synthesizing only small circuits. To overcome the weakness, our method accepts two-level description of a logic function. Since the number of cubes in the two-level description is small, the input matrix becomes small and large circuits can be synthesized. To convert two-level representations into multi-level ones, different input patterns are extracted to make a map which can be fed to the matrix operation procedure. Experimental results show better performance than previous methods. The matrix operation method presented in this paper is new to the society of Reed Muller circuits synthesis and provides solid mathematical foundations.

• Journal of Electrical Engineering and Technology
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• 제8권3호
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• pp.572-580
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• 2013

Power metering and monitoring system is a basic element of Smart Grid technology. This paper proposes a new Non-Intrusive Load Monitoring (NILM) method for a residential buildings sector using the measured total active power consumption. Home electrical appliances are classified by ON/OFF state models, Multi-state models, and Composite models according to their operational characteristics observed by experiments. In order to disaggregate the operation and the power consumption of each model, an algorithm which includes a switching function, a truth table matrix, and a matching process is presented. Typical profiles of each appliances and disaggregation results are shown and classified. To improve the accuracy, a Time Lagging (TL) algorithm and a Permanent-On model (PO) algorithm are additionally proposed. The method is validated as comparing the simulation results to the experimental ones with high accuracy.

• 대한전자공학회논문지
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• 제22권6호
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• pp.13-18
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• 1985

고밀도 PLA(Programmable Logic Array) layout의 생성, 간소화 및 검증을 자동화한 일련의 유용프로그램을 개발하였다. 이에는 논리 함수로부터 진리표를 만들어 내는 프로그램. 논리 간소화 프로그램 PLA재배열 프로그랭. stick diagram을 그릴 구 있는 화일을 만들어 내는 프로그램, dynamic CMOS PLA의 layout 생성 프로그램, 그리고 bipartite row folded CMOS PLA layout 생성 프로그램이 포함된다. 크기의 최소화는 주로 논리 간소화 프로그램과 bipartlte row folding 프로그램에 의해수행되며, 최대지연시간은 재배열 프로그램에 의해 작아진다. 자동으로 생성된 layout에 대한 정보는 CIF(Caltach Int-ermidate Form)로 저장된다. 각 프로그램은 C언어로 작성되었으며, VAX-l1/750 (UNIX)에서 수행되었다.