• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.544-547
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• 2007

본 연구에서는 Shallow trench isolation(STI)를 형성하기 위한 과정을 제시할 것이다. 소자간 분리를 위한 전통적인 방법으로 LOCOS(Local Oxidation of Silicon) 방식이 사용되어왔으나, 소자가 미세해짐에 따라 LOCOS 방식에서 나타나는 단차와 Birds Beak이라는 횡 방향의 산화에 의한 활성 영역의 손실을 무시할 수 없게 되어 새로운 소자 분리 방법이 필요하게 되었으며 이러한 요구에 의해 도입된 Isolation 기술이 Shallow Trench Isolation(STI) 기술이다. 다양한 etching options은 중요한 부분이다. 이 경우에 trench etching의 방향은 점점 좁아지는 측면을 경사지게 하면서 협곡을 만드는 효과적인 방법을 사용할 것이다. 본 연구에서는 좁은 협곡(Shallow trench)의 절반만 시뮬레이션 될 것이다. 만약 모든 협곡의 시뮬레이션을 필요로 한다면 다변의 etching은 사용될 수 있다. STI 공정의 핵심은 trench etch를 좁게하면서 반도체 소자를 어떻게 하면 잘 분리할 수 있는가에 있다.

• 한국표면공학회지
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• 제29권6호
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• pp.816-823
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• 1996

Chlorine containing high density plasmas are widely used to etch various materials in the microelectronic device fabrication. In this study, the characteristics of inductively coupled $Cl_2(O_2/N_2$) plasmas and their effects on the formation of silicon etching have been investigated using a Langmuir probe, quadrupole mass spectrometry(QMS), X-ray photoelectron spectroscopy(XPS), and Scanning Electron Microscopy(SEM). The addition of oxygen for chlorine plasmas reduced ion current densities and chlorine radical densities compared to the nitrogen addition by the recombination of oxygen with chlorine. Also, when silicon is etched in $Cl_2/O_2$ plasmas, etch products recombined with oxygen such as $SiCl_xO_y$ emerged. However, when nitrogen is added to chlorine, etch products recombined with nitrogen or Si-N bondings on the etched silicon surface were not found. All the silicon etch characteristics were dependent on the plasma conditions such as ion density, radical density, etc. As a result sub micron vertical silicon trench etch profiles could be effectively formed using optimized etch conditions for $Cl_2/O_2\; and \;Cl_2/N_2$ gas combinations.

• 한국전기전자재료학회논문지
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• 제21권4호
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• pp.305-310
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• 2008

Deep trench etching of silicon was investigated as a function of RF source power, DC bias voltage, $C_4F_8$ gas flow rate, and $O_2$ gas addition. On increasing the RF source power from 300 W to 700 W, the etch rate was increased from $3.52{\mu}m/min$ to $7.07{\mu}m/min$. The addition of $O_2$ gas improved the etch rate and the selectivity. The highest etch rate is achieved at the $O_2$ gas addition of 12 %, The selectivity to PR was 65.75 with $O_2$ gas addition of 24 %. At DC bias voltage of -40 V and $C_4F_8$ gas flow rate of 30 seem, We were able to achieve etch rate as high as $5.25{\mu}m/min$ with good etch profile.

• 한국재료학회지
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• 제8권7호
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• pp.634-640
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• 1998

HBr을 이용한 트렌치 식각시 식각 방지막의 형성과 이들이 결함 생성 및 분포에 미치는 영향을 고분해능 투과전자현미경을 이용하여 연구하였다. $O_2$ 및 다른 첨가 가스로 $SiO_xF_y$, $SiO_xBr_y$ 등의 식각 방지막을 표면에 형성시켜 벽면 undercut을 방지하고 표면의 거칠기를 감소할 수 있었으며, 이후의 트렌치 채움 공정에서 void 가 없는 잘 채원진 구조를 얻을 수 있었다. 형성된 식각 방지막은 격자 결함의 생성 및 이들의 분포에 영향을 미쳤다. 대부분의 식각 유도 결함들은 트렌치 바닥의 가장자리에서 $10\AA$ 이내의 깊이로 분포하였으며, 잔류막의 두께에 의존하였다. 두꺼운 잔류막층 아래로는 결함들이 거의 사라졌으며, 결함층의 깊이와 잔류막 두께는 대체로 반비례하는 것을 나타났다. 기판 내에 존재하는 결정학적인 결함들은 식각종의 입사각이나 에너지에 의존하는 반면에,식각된 표면에서 관찰되는 결함들은 트렌치 식각동안 형성되는 이러한 잔류막의 두께에 크게 의존하는 것으로 나타났다.

• Transactions on Electrical and Electronic Materials
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• 제3권4호
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• pp.5-9
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• 2002

Chemical mechanical polishing (CMP) has become the preferred planarization method for multilevel interconnect technology due to its ability to achieve a high degree of feature level planarity. Especially, to achieve the higher density and greater performance, shallow trench isolation (STI)-CMP process has been attracted attention for multilevel interconnection as an essential isolation technology. Also, it was possible to apply the direct STI-CMP process without reverse moat etch step using high selectivity slurry (HSS). In this work, we determined the process margin with optimized process conditions to apply HSS STI-CMP process. Then, we evaluated the reliability and reproducibility of STI-CMP process through the optimal process conditions. The wafer-to-wafer thickness variation and day-by-day reproducibility of STI-CMP process after repeatable tests were investigated. Our experimental results show, quite acceptable and reproducible CMP results with a wafer-to-wafer thickness variation within 400$\AA$.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 1998년도 춘계학술발표회 초록집
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• pp.39-40
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• 1998

• ETRI Journal
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• 제24권5호
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• pp.398-400
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• 2002

Using $Cr_2O_3$ thin film, we developed a novel etch-stop technique for the protection of silicon surface morphology during deep ion coupled plasma etching of silica layers. With this technique we were able to etch a silica trench with a depth of over 20 ${\mu}m$ without any damage to the exposed silicon terrace surface. This technique should be well applicable to fabricating silica planar lightwave circuit platforms for opto-electronic hybrid integration.

• 반도체디스플레이기술학회지
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• 제2권2호
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• pp.5-8
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• 2003

In this study, as Cu diffusion barrier, tantalum nitrides were successfully deposited on Si(100) substrate and $SiO_2$ by plasma assisted atomic layer deposition(PAALD) and thermal ALD, using pentakis (ethylmethlyamino) tantalum (PEMAT) and NH$_3$ as precursors. The TaN films were deposited at $250^{\circ}C$ by both method. The growth rates of TaN films were 0.8${\AA}$/cycle for PAALD and 0.75${\AA}$/cycle for thermal ALD. TaN films by PAALD showed good surface morphology and excellent step coverage for the trench with an aspect ratio of h/w -1.8:0.12 mm but TaN films by thermal ALD showed bad step coverage for the same trench. The density for PAALD TaN was 11g/cmand one for thermal ALD TaN was 8.3g/$cm^3$. TaN films had 3 atomic % carbon impurity and 4 atomic % oxygen impurity for PAALD and 12 atomic % carbon impurity and 9 atomic % oxygen impurity for thermal ALD. The barrier failure for Cu(200 nm)/TaN(10 nm)/$SiO_2$(85 nm)/ Si structure was shown at temperature above $700^{\circ}C$ by XRD, Cu etch pit analysis.

• 한국진공학회지
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• 제13권3호
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• pp.120-126
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• 2004

트렌치 소자 제조시 게이트 산화막 성장과 내압 강하의 원인이 되는 식각손상 회복과 코너 영역의 구조를 개선하기 위해 수소 분위기 열처리를 하였다. 열처리시 수소 원자에 의한 환원 반응을 이용하여 표면 에너지가 높은 코너 영역에서는 원자들의 이동에 의한 결정면 재배열, 산화막 측벽에서의 실리콘 원자 적층, 표면 거칠기의 개선 효과 등을 전자현미경 관찰을 통해 확인하였다. 실리콘 원자의 이동을 방해하는 식각 후 잔류 산화막을 수소 가스의 환원성 분위기에서 열처리함으로써 표면 에너지를 낮추는 방향으로 원자의 이동이 일어나 concave 영역, 즉 트렌치 bottom corner에서는 (111), (311) 결정면 재분포 현상이 일어남을 확인할 수 있었다. 또한 convex comer에서의 원자 이동으로 인해 corner 영역에서는 (1111) 면의 step 들이 존재하게 되고 원자 이동에 의해 산화막 측벽에 이르러 이동된 원자의 적층이 일어나며, 이는 열처리시 표면 손상 회복이 원자이동에 의함을 나타낸다. 이러한 적층은 표면 상태가 깨끗할수록 정합성을 띄어 기판과 일치하는 에피 특성을 나타내고 열처리 온도가 높을수록 표면 세정 효과가 커져 식각손상 회복효과가 커지며, 이를 이용하여 이후의 산화막 성장시 균일한 두께를 코너영역에서 얻을 수 있었다

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 추계학술대회 논문집 Vol.14 No.1
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• pp.181-184
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• 2001

Chemical Mechanical Polishing(CMP) of Shallow Trench Isolation(STD structure in 0.18 m semiconductor device fabrication is studied. CMP process is applied for the STI structure with and without reverse moat pattern and End Point Detection (EPD) method is tested. To optimize the transistor properties related metal 1 parameters. we studied the correlation between CMP thickness of STI using high selectivity slurry. DOE of gate etch recipe, and 1st metal DC values. Remaining thickness of STI CMP is proportional to the thickness of gate-etch process and this can affect to gate profile. As CMP thickness increased. the N-poly foot is deteriorated. and the P-Poly Noth is getting better. If CD (Critical Dimension) value is fixed at some point,, all IDSN/P values are in inverse proportional to CMP thickness by reason of so called Profile Effect. Weve found out this phenomenon in all around DOE conditions of Gate etch process and we also could understand that it would not have any correlation effects between VT and CMP thickness in the range of POE 120 sec conditions. As CMP thickness increased by $100\AA$. 3.2 $u\AA$ of IDSN is getting better in base 1 condition. In POE 50% condition. 1.7 $u\AA$ is improved. and 0.7 $u\AA$ is improved in step 2 condition. Wed like to set the control target of CD (critical dimension) in gate etch process which can affect Idsat, VT property versus STI topology decided by CMP thickness. We also would like to decide optimized thickness target of STI CMP throughout property comparison between conventional STI CMP with reverse moat process and newly introduced STI CMP using high selectivity slurry. And we studied the process conditions to reduce Gate Profile Skew of which source known as STI topology by evaluation of gate etch recipe versus STI CMP thickness.