• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.399-399
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• 2013

Metal silicides는 Si 기반의microelectronic devices의 interconnect와 contact 물질 등에 사용하기 위하여 그 형성 mechanism과 전기적 특성에 대한 연구가 많이 이루어지고 있다. 이 중 Rare-earth(RE) silicides는 저온에서 silicides를 형성하고, n-type Si과 낮은 Schottky Barrier contact (~0.3 eV)을 이룬다. 또한 낮은 resistivity와 Si과의 작은 lattice mismatch, 그리고 epitaxial growth의 가능성, 높은 thermal stability 등의 장점을 갖고 있다. RE silicides 중 ytterbium silicide는 가장 낮은 electric work function을 갖고 있어 n-channel schottky barrier MOSFETs의 source/drain으로 주목받고 있다. 또한 Silicon 기반의 CMOSFETs의 성능 향상 한계로 인하여 germanium 기반의 소자에 대한 연구가 이루어져 왔다. Ge 기반 FETs 제작을 위해서는 낮은 source/drain series/contact resistances의 contact을 형성해야 한다. 본 연구에서는 저접촉 저항 contact material로서 ytterbium germanide의 가능성에 대해 고찰하고자 하였다. HRTEM과 EDS를 이용하여 ytterbium germanide의 미세구조 분석과 면저항 및 Schottky Barrier Heights 등의 전기적 특성 분석을 진행하였다. Low doped n-type Ge (100) wafer를 1%의 hydrofluoric (HF) acid solution에 세정하여 native oxide layer를 제거하고, 고진공에서 RF sputtering 법을 이용하여 ytterbium 30 nm를 먼저 증착하고, 그 위에 ytterbium의 oxidation을 방지하기 위한 capping layer로 100 nm 두께의 TiN을 증착하였다. 증착 후, rapid thermal anneal (RTA)을 이용하여 N2 분위기에서 $300{\sim}700^{\circ}C$에서 각각 1분간 열처리하여 ytterbium germanides를 형성하였다. Ytterbium germanide의 미세구조 분석은 transmission electron microscopy (JEM-2100F)을 이용하였다. 면 저항 측정을 위해 sulfuric acid와 hydrogen peroxide solution (H2SO4:H2O2=6:1)에서 strip을 진행하여 TiN과 unreacted Yb을 제거하였고, 4-point probe를 통하여 측정하였다. Yb germanides의 면저항은 열처리 온도 증가에 따라 감소하다 증가하는 경향을 보이고, $400{\sim}500^{\circ}C$에서 가장 작은 면저항을 나타내었다. HRTEM 분석 결과, deposition 과정에서 Yb과 Si의 intermixing이 일어나 amorphous layer가 존재하였고, 열처리 온도가 증가하면서 diffusion이 더 활발히 일어나 amorphous layer의 두께가 증가하였다. $350^{\circ}C$ 열처리 샘플에서 germanide/Ge interface에서 epitaxial 구조의 crystalline Yb germanide가 형성되었고, EDS 측정 및 diffraction pattern을 통하여 안정상인 YbGe2-X phase임을 확인하였다. 이러한 epitaxial growth는 면저항의 감소를 가져왔으며, 열처리 온도가 증가하면서 epitaxial layer가 증가하다가 고온에서 polycrystalline 구조의 Yb germanide가 형성되어 면저항의 증가를 가져왔다. Schottky Barrier Heights 측정 결과 또한 면저항 경향과 동일하게 열처리 증가에 따라 감소하다가 고온에서 다시 증가하였다.

• 대한금속재료학회지
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• 제47권10호
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• pp.660-666
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• 2009

The consolidation of mechanical alloyed $Ti_5Si_3$ powder by electro-discharge-sintering has been investigated. A single pulse of 2.5 to 8.0 kJ/0.34 g was applied to each powder mixture using 300 and $450{\mu}F$ capacitors. A bulk-like solid with $Ti_5Si_3$ phase has been successfully fabricated by the discharge with an input energy of more than 2.5 kJ in less than $160{\mu}sec$. Micro-Vickers hardness was found to be higher than 1350, which is significantly higher than that of a conventional high temperature sintered sample. The formation of $Ti_5Si_3$ and consolidation occurred through a fast solid state diffusion reaction.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.456-456
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• 2010

CMOS 소자가 서브마이크론($0.1\;{\mu}m$) 이하로 스케일다운 되면서 단채널 효과(short channel effect), 게이트 산화막(gate oxide)의 누설전류(leakage current)의 증가와 높은 직렬저항(series resistance) 등의 문제가 발생한다. CMOS 소자의 구동전류(drive current)를 높이고, 단채널 효과를 줄이기 위한 가장 효율적인 방법은 소스 및 드레인의 얕은 접합(shallow junction) 형성과 직렬 저항을 줄이는 것이다. 플라즈마 도핑 방법은 플라즈마 밀도 컨트롤, 주입 바이어스 전압 조절 등을 통해 저 에너지 이온주입법보다 기판 손상 및 표면 결함의 생성을 억제하면서 고농도로 얕은 접합을 형성할 수 있다. 그리고 얕은 접합을 형성하기 위해 주입된 불순물의 활성화와 확산을 위해 후속 열처리 공정은 높은 온도에서 짧은 시간 열처리하여 불순물 물질의 활성화를 높여주면서 열처리로 인한 접합 깊이를 얕게 해야 한다. 그러나 접합의 깊이가 줄어듦에 따라서 소스 및 드레인의 표면 저항(sheet resistance)과 접촉저항(contact resistance)이 급격하게 증가하는 문제점이 있다. 이러한 표면저항과 접촉저항을 줄이기 위한 방안으로 실리사이드 박막(silicide thin film)을 형성하는 방법이 사용되고 있다. 본 논문에서는 (100) p-type 웨이퍼 He(90 %) 가스로 희석된 $PH_3$(10 %) 가스를 사용하여 플라즈마 도핑을 실시하였다. 10 mTorr의 압력에서 200 W RF 파워를 인가하여 플라즈마를 생성하였고 도핑은 바이어스 전압 -1 kV에서 60 초 동안 실시하였다. 얕은 접합을 형성하기 위한 불순물의 활성화는 ArF(193 nm) excimer laser를 통해 $460\;mJ/cm^2$의 에니지로 열처리를 실시하였다. 그리고 낮은 접촉비저항과 표면저항을 얻기 위해 metal sputter를 통해 TiN/Ti를 $800/400\;{\AA}$ 증착하고 metal RTP를 사용하여 실리사이드 형성 온도를 $650{\sim}800^{\circ}C$까지 60 초 동안 열처리를 실시하여 $TiSi_2$ 박막을 형성하였다. 그리고 $TiSi_2$의 두께를 측정하기 위해 TEM(Transmission Electron Microscopy)을 측정하였다. 화학적 결합상태를 분석하기 위해 XPS(X-ray photoelectronic)와 XRD(X-ray diffraction)를 측정하였다. 접촉비저항, 접촉저항과 표면저항을 분석하기 위해 TLM(Transfer Length Method) 패턴을 제작하여 I-V 특성을 측정하였다. TEM 측정결과 $TiSi_2$의 두께는 약 $580{\AA}$ 정도이고 morphology는 안정적이고 실리사이드 집괴 현상은 발견되지 않았다. XPS와 XRD 분석결과 실리사이드 형성 온도가 $700^{\circ}C$에서 C54 형태의 $TiSi_2$ 박막이 형성되었고 가장 낮은 접촉비저항과 접촉저항 값을 가진다.

• 한국결정학회지
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• 제12권3호
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• pp.162-165
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• 2001

The EDL (Embedded DRAM and Logic) technologies with stack cell capacitors based on NO dielectric and Co-silicided source/drain junctions using a Ti capping material, were successfully implemented. The employed Co-silicided film exhibited junction leakage characteristics comparable to those of non-silicided junctions. Improved device characteristics without degradation of I/sub off/ was also achieved.

• 한국재료학회지
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• 제14권5호
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• pp.305-309
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• 2004

Mechanical alloying (MA) of Ti-25.0～37.5at%Si powders was carried out in a high-energy ball mill, and in situ thermal analysis was also made during MA. In order to classify the synthesis behavior of the powders with respect to at%Si, the synthesis behavior during MA was investigated by in situ thermal analysis and X-ray diffraction (XRD). In situ thermal analysis curves and XRD patterns of Ti-25.0～26.1at%Si powders showed that there were no peaks during MA, indicating $Ti_{5}$ $Si_3$ was synthesised by a slow reaction of solid state diffusion. Those of Ti-27.1～37.5at%Si powders, however, showed that there were exothermic peaks during MA, indicating $_Ti{5}$ $Si_3$ and$ Ti_3$Si phase formation by a rapid exothermic reaction of self-propagating high-temperature synthesis (SHS). For Ti-27.1～37.5at%Si powders, the critical milling times for SHS decreased from 38.1 to 18.5 min and the temperature rise, ΔT (= peak temperature - onset temperature) increased form $19.5^{\circ}C$ to $26.7^{\circ}C$ as at%Si increased. The critical composition of Si for SHS reaction was found to be 27.1at% and the critical value of the negative heat of formation of Ti-27.1at%Si to be -1.32 kJ/g.

• 한국재료학회지
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• 제9권2호
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• pp.168-172
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• 1999

보른이 고농도 도핑된 $\textrm{p}^{+}$-Si 영역상에서 비저항이 낮고 열적 안정성이 우수한 Co/Ti 이중막 실리사이드의 형성을 연구하였다. 본 연구에서는 Co/Ti 이중막 실리사이드는 청결한 $\textrm{p}^{+}$-Si 기판상에 Co(150${\AA}$)/Ti(50${\AA}$) 박막을 E-beam 기술로 진공증착하고 질소분위기($\textrm{10}^{-1}$atm)에서 2단계 RTA 공정(1차열처리:$650^{\circ}C$/20sec, 2차열처리:$800^{\circ}C$/20sec)을 수행하여 제작된다. 실험에서 얻어진 Co/Ti 이중막 실리사이드는 약 500${\AA}$의 균일한 두께를 갖고 18$\mu\Omega$-cm의 낮은 비저항 특성을 나타내었으며, $1000^{\circ}C$에 이르기까지 장시간 후속 열처리를 실시하여도 면저항 변화나 열응집 현상이 발생되지 않았다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 추계학술대회 논문집 Vol.18
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• pp.130-131
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• 2005

In the era of submicron devices, super ultra thin gate oxide characteristics are required. Titanium silicide process has studied gate oxide reliability and dielectric strength characteristics as the composition of gate electrode. In this study the author observed process characteristics on MOS structure. In view point of the process characteristics of MOS capacitor, the oxygen & Ti, Si2 was analyzed by SIMS analysis on before and after annealing with 1,2 step silicidation, the Ti contents[Count/sec]of $9.5{\times}1018$ & $6.5{\times}1018$ on before and after 2'nd anneal. The oxygen contents[Count/sec] of $4.3{\times}104$ & $3.65{\times}104$, the Si contents[Count/sec] of $4.2{\times}104$ & $3.7{\times}104$ on before and after 2'nd anneal. The rms value[A] was 4.98, & 4.03 on before and after 2'nd anneal.

• 한국전기전자재료학회논문지
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• 제13권7호
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• pp.557-562
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• 2000

160nm thick amorphous Si and polycrystalline Si were each deposited on to 10nm thick SiO$_2$, Co monolayer and Co/Ti bilayer were sequentially evaporated to form Co-polycide. Then MOS capacitors were fabricated by BF$_2$ ion-implantation. The characteristics of the fabricated capacitor samples depending upon the drive-in annel conductions were measured to study the effects of thermal stability of CoSi$_2$and dopant redistribution on electrical properties of Co-polycide gates. Results for capacitors using Co/Ti bilayer and drive-in annealed at 80$0^{\circ}C$ for 20~40sec. showed excellent C-V characteristics of gate electrode.

• 한국진공학회지
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• 제16권6호
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• pp.439-445
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• 2007

RF 및 고속 아날로그 특성 및 제조 공정의 용이성에 의하여 고속 유무선통신 및 초고주파 분야에서 많이 이용되고 있는 SiGe 집적회로에서, SiGe 박막 저항기의편차를 줄여 집적회로의 신뢰성을 높이는 것이 중요하다. 본 논문에서는 실리콘계 박막 저항기 제조 후 발생하는 불균일한 저항 값 분포의 원인 규명과 그 해결 방안에 대하여 고찰한다. SiGe 박막 저항기의 실리사이드가 존재하는 컨택 영역에서 Ti-B석출물의 영향으로 인하여 저항 값의 불균일성 발생하는데, 이를 최소화하기 위하여는 가능한 최대의 boron 이온을 주입할 필요가 있다. SiGe 저항기와 금속을 배선하기 위한 컨택 홀의 크기가 작을수록 SiGe 층 내에서 돌출부가 컨택 홀의 전체면적을 차지하게 될 확률이 커지게 되어 접촉저항이 비정상적으로 커질 확률 또한 높아지게 되므로, 돌출부가 생성되는 SiGe 저항기의 경우는 컨택 홀의 면적을 크게하여 SiGe 저항기의 편차를 개선하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.192-193
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• 2007

An evaporated Ti/Pd/Ag contact system is most widely used to make high-efficiency silicon solar cells, however, the system is not cost effective due to expensive materials and vacuum techniques. Commercial solar cells with screen-printed contacts formed by using Ag paste suffer from a low fill factor and a high shading loss because of high contact resistance and low aspect ratio. Low-cost Ni and Cu metal contacts have been formed by using electro less plating and electroplating techniques to replace the Ti/Pd/Ag and screen-printed Ag contacts. Ni/Cu alloy is plated on a silicon substrate by electro-deposition of the alloy from an acetate electrolyte solution, and nickel-silicide formation at the interface between the silicon and the nickel enhances stability and reduces the contact resistance. It was, therefore, found that nickel-silicide was suitable for high-efficiency solar cell applications. Cu was electroplated on the Ni layer by using a light induced plating method. The Cu electroplating solution was made up of a commercially available acid sulfate bath and additives to reduce the stress of the copper layer. In this paper, we investigated low-cost Ni/Cu contact formation by electro less and electroplating for crystalline silicon solar cells.