• 전자공학회논문지A
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• 제32A권12호
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• pp.198-208
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• 1995

BiCMOS circuit consist of CMOS part which constructs logic function, and bipolar part which drives output load. Test to detect stuck-open faults in BiCMOS circuit is important, since these faults do sequential behavior and are represented as transition faults. In this paper, proposes a method for efficiently detecting transistor stuck-open faults in BiCMOS circuit by transforming them into slow-to=rise transition and slow-to-fall transition. In proposed method, BiCMOS circuit is transformed into equivalent gate-level circuit by dividing it into pull-up part which make output 1, and pull-down part which make output 0. Stuck-open faults in transistor are modelled as transition fault in input line of gate level circuit which is transformed from given circuit. Faults are detceted by using pull-up part gate level circuit when expected value is '01', or using pull-down part gate level circuit when expected value is '10'. By this method, transistor stuck-open faults in BiCMOS circuit are easily detected using conventional gate level test generation algorithm for transition fault.

• 전자공학회논문지C
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• 제34C권1호
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• pp.1-11
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• 1997

A BiCMOS circuit consists of the CMOS part which performs the logic function, and the bipolar part which drives output load. In BiCMOS circuits, transistor stuck-open faults exhibit delay faults in addition to sequential beavior. Also, stuck-on faults enhanced IDDQ (quiscent power supply current) at steady state. In this paper, a method is proposed which efficiently generates test patterns to detect stuck-open faults and stuck-on faults in BiCMOS circuits. The proposed method divides the BiCMOS circuit into pull-up part and pull-down part, and generates test patterns detect faults occured in each part by structural property of the BiCMOS circuit.

• 대한전자공학회논문지
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• 제27권11호
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• pp.42-48
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• 1990

본 논문에서는 CMOS 회로의 stuck-open 고장 검출을 위한 로브스트(robust)테스트 생성방법을 제안한다. CMOS 회로에 대한 입력 벡터들간의 비트(bit)위치와 해밍중(Hamming weight)의 관계를 고려하여 초기화 패턴을 구함으로써 stuck-open 고장검출을 위한 테스트 생성 시간을 감소시킬 수 있으며, 고장검출을 어렵게하게 하는 입력변이지연(input transition skew)의 문제를 해결하고, 테스트 사이퀸스의 수를 최소화시킨다. 또한 회로에 인가할 초기화 패턴과 테스트 패턴간의 해밍거리(hamming distance)를 고려하여 테스트 사이퀸스를 배열하므로써 테스트 사이퀸스의 수를 감소시킨다.

• 한국정보처리학회논문지
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• 제4권2호
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• pp.628-638
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• 1997

VSLI회로에서 스위치 레벨 결함 모델은 stuck-at결함만 사용하는데 한계가 있다. 따라서 본 연구는 스위치 레벨 결함 모델인 트랜지스터 stuck-open과 stuck-close결함을 다룰 수 있는결함 시뮬레이터를 구현한다. 스위치 레벨 회로는 이론적으로 신호 흐름이 양방향으로 전달되지만 실제로 대부분의 신호 흐름은 약 95%정도가 단 방향을로 설정되어 평가되는 것으로 나타내고 있다. 본 연구에서는 스위치 레벨 회로를 단반향 그래프 모델 로 변환시켜 해석한다. 스위치 레벨 회로는 EDIF컴파일러에 의해 입력되고 두개의 단방향으로 재구성된 자료구조를 만든다. 스위치 레벨 회로는 신호 흐름 경로가 도입되는 지배적 경로 기법이 제시된다. 지배적 경로는 경로를 판단하여 최종 출력 상태값을 결정하는 논리 시뮬레이션을 수행한다. 스위치 레벨 결함 시뮬레이션은 노들들로 연결되는 경로 상에 임의 트랜지스터의 stuck-open,stuck-close 결함을 주입시키고, 트랜지스터 저항값을 적용한 노드세기의 계산에 의한 지배적 경로를 평가한다. 이때 최초 입력은 two pattern vector를 인가하여 정상회로의 최종 출력 상태값과 결함회로의 출력 상태값을 비교하여 결함 검색하며, 그결함 검색의 정확성 을 보인다.

• 전기학회논문지P
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• 제53권1호
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• pp.22-27
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• 2004

BiCMOS circuit consist of CMOS part which constructs logic function, and bipolar part which drives output load. In BiCMOS circuits, transistor stuck-open faults exhibit delay faults in addition to sequential behavior. In this paper, proposes a method for efficiently generating test pattern which detect stuck-open in BiCMOS circuits. In proposed method, BiCMOS circuit is divided into pull-up part and pull-down part, using structural property of BiCMOS circuit, and we generate test pattern using set theory for efficiently detecting faults which occured each divided blocks.

• 대한전자공학회논문지
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• 제21권5호
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• pp.55-60
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• 1984

CMOS기술의 발전에 따라 디지탈 회로를 실현하는데 complex gate 구조를 많이 사용하게 되었다. CMOS complex gate에 대해 내부 게이트 응답과 unknown state등을 고려하여 모든 stuck-open(이하 s-op)과 stuck-on(이하 s-on) 고장을 검출할 수 있는 새로운 테스트 생성 알고리즘이 제소되었다 이 알고리즘은 minimal하고 complete한 테스트 집합을 구할 수 있게 해준다. 또한, 임의의 CMOS complex gate 회로에 대해 본 알고리즘을 적용시켜, 컴퓨터를 통해 그와 같은 테스트 집합이 구해짐을 입증하였다.

• 대한전자공학회논문지
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• 제21권6호
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• pp.78-84
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• 1984

CMOS 논리회로에서 부가회로없이 time skew와 무관하게 stuck-open(이하 s-op) 고장을 검출할 수 있는 새로운 알고리즘을 제안한다. 즉, CMOS회로 구성요소로서 Domino CMOS 이 회로를 채택하여 회로의 클럭킹 게이트를 하나의 branch로 간주 모델화하고, transition test를 이용하여 테스트 시이퀸스를 구한다. 또한 이 알고리즘을 VAXII/780상에서 임의의 CMOS회로에 적용시켜 보므로써, 종래의 방법에서 time skew로 인하여 검출될 수 없었던 모든 s-op 고장이 검출됨을 보였다.

• 전자공학회논문지B
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• 제29B권9호
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• pp.1-7
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• 1992

This paper proposes a built-in self-test tchnique for CMOS circuits. To detect a stuck-open fault in CMOS circuits, two consequent test patterns is required. The ordered pairs of test patterns for stuck-open faults are generated by feedback shift registers of extended length. A nonlinear feedback shift register is designed by the merging method and reordering algorithms of test patterns proposed in this paper. And a new multifunctional BILBO (Built-In Logic Block Observer) is designed to perform both test pattern generation and signature analysis efficiently.

• 전자공학회논문지B
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• 제32B권5호
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• pp.661-670
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• 1995

This paper presents a fast massively parallel automatic test pattern generator for digital combinational logic circuits using neural networks. Automatic test pattern generation neural network(ATPGNN) evolves its state to a stable local minima by exchanging messages among neural network modules. In preprocessing phase, we calculate the essential assignments for the stuck-at faults in fault list by adopting dominator concept. It makes more neurons be fixed and the system speed up. Consequently. fast test pattern generation is achieved. Test patterns for stuck-open faults are generated through getting initialization patterns for the obtained stuck-at faults in the corresponding ATPGNN.

• 전자공학회논문지A
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• 제33A권2호
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• pp.173-183
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• 1996

In this paper, a new structure that can do fault detection and location of digial logic circuits more efficiently using current testing techniques is proposed. In the conventional method, observation point for steady state power supply current was only one, but in the proposed method more fault classes are divided for fault detection and location through the ovservation of steady state power supply current at two points. Also, it is shown that this structure can be easily applied in detection of stuck-open fault which is not easy to do testing with conventional current testing techniques. In the presented mehtod, an extra trasnistor is used, and current path is made compulsorily in the CMOS circuits in which no current path can be established in steady state, then it can be known that stuck-open tault is in the MOS transistor on the considering current path, if this path disappears due to stuck-open fault. The validity and the effectiveness is shwon, thorugh the SPICE simulation of circuits with fault and the current path search experiment using current path search program based on transistor short model wirtten in C language on SUN sparc workstation.