• 전기전자학회논문지
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• 제3권1호
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• pp.118-125
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• 1999

게이트 아래의 기판과 쏘오스/드레인의 접합부분 사이의 길이로 정의되는 LDD MOSFET의 metallurgical 채널 길이를 커패시턴스 측정을 이용하여 결정할 수 있는 방법을 제안하였다. 전체의 게이트 면적이 동일한 평판 모양과 손가락 모양의 LDD MOSFET 게이트 테스트 패턴의 커패시턴스를 측정하였다. 각 테스트 패턴의 쏘오스/드레인과 기판의 전압을 접지시키고 게이트의 전압을 변화시키면서 커페시턴스를 측정하였다. 두 테스트 패턴의 측정치의 차이를 그려서 최대점이 나타나는 점의 값를 간단한 수식에 대입하여 metallurgical 채널 길이를 구하였다. 이차원적 소자 시뮬레이터를 사용하여 수치해석적 모의 실험을 함으로써 제안한 방법을 증명하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.525-536
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• 2014

Recently, the first generation of mass production of FinFET-based microprocessors has begun, and scaling of FinFET transistors is ongoing. Traditional capacitance and resistance models cannot be applied to nonplanar-gate transistors like FinFETs. Although scaling of nanoscale FinFETs may alleviate electrostatic limitations, parasitic capacitances and resistances increase owing to the increasing proximity of the source/drain (S/D) region and metal contact. In this paper, we develop analytical models of parasitic components of FinFETs that employ the raised source/drain structure and metal contact. The accuracy of the proposed model is verified with the results of a 3-D field solver, Raphael. We also investigate the effects of layout changes on the parasitic components and the current-gain cutoff frequency ($f_T$). The optimal FinFET layout design for RF performance is predicted using the proposed analytical models. The proposed analytical model can be implemented as a compact model for accurate circuit simulations.

• 한국전기전자재료학회논문지
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• 제23권10호
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• pp.763-766
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• 2010

By improving the conducting process of metal source/drain (S/D) in direct contact with the channel, schottky barrier metal-oxide-semiconductor field effect transistors (SB MOSFETs) reveal low extrinsic parasitic resistances, offer easy processing and allow for well-defined device geometries down to the smallest dimensions. In this work, we investigated the arrhenius plots of the SB MOSFETs with different S/D schottky barrier (SB) heights between simulated and experimental current-voltage characteristics. We fabricated SB MOSFETs using difference S/D metals such as Cr (${\Phi}_{Cr}$ ~4.5 eV) and Ni (${\Phi}_{Ni}$~5.2 eV), respectively. Schottky barrier height (${\Phi}_B$) of the fabricated devices were measured to be 0.25~0.31 eV (Cr-S/D device) and 0.16~0.18 eV (Ni-S/D device), respectively in the temperature range of 300 K and 475 K. The experimental results have been compared with 2-dimensional simulations, which allowed bandgap diagram analysis.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2005년도 International Meeting on Information Displayvol.II
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• pp.1361-1363
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• 2005

In this paper, we report on the performance stability of solution processible OTFT devices with Au/Ti and ITO source-drain (S/D) electrodes. It appears that the contact resistance of the S/D electrode strongly affects the stability of OTFT devices. Interestingly, the devices with the Au/Ti electrode showed lower mobility than those with the ITO (S/D) devices. The field effect mobilities of the devices with the Au/Ti and ITO electrodes were 0.06, and $0.44cm^2/Vs$, respectively. However, the mobility of the device with the Au/Ti electrode was increased up to $0.26cm^2/Vs$ after 2 weeks, while the mobility of the device with ITO electrode was slightly decreased down to $0.41cm^2/Vs$. The experimental data show us that ITO could be used as the S/D electrode for low-cost OTFT devices.

• Journal of Information Display
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• 제10권3호
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• pp.131-136
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• 2009

This is a report on the fabrication of a flexible OTFT backplane for electrophoretic display (EPD) using a printing technology. A practical printing technology for a polycarbonate substrate was developed by combining the conventional screen and inkjet printing technologies with the wet etching and oxygen plasma processes. For the gate electrode, the screen printing technology with Ag ink was developed to define the minimum line width of ${\sim}5{\mu}m$ and the thickness of ${\sim}70nm$ with the resistivity of ${\sim}10^{-6}{\Omega}{\cdot}cm$, which are suitable for displays with SVGA resolution. For the source and drain (S/D) electrodes, PEDOT:PSS, whose conductivity was drastically enhanced to 450 S/cm by adding 10 wt% glycerol, was adopted. In addition, the modified PEDOT:PSS could be neatly confined in the specific S/D electrode area that had been pretreated with oxygen. The OTFTs that made use of the developed printing technology produced a mobility of ${\sim}0.13cm^2/Vs.ec$ and an on/off current ratio of ${\sim}10^6$, which are comparable to those using thermally evaporated Au for the S/D electrode.

• 한국통신학회논문지
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• 제22권10호
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• pp.2123-2135
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• 1997

고집적 SRAM을 구성하고 있는 일반적인 메모리 셀을 이용하여 저항성 단락을 MOSFET의 게이트-소오스, 게이트-드레인, 소오스-드레인에 적용시키고, 각 단자에서 발생 가능한 개방 결함을 고려하여 그 영향에 따른 메모리의 자장노드의 전압과 VDD에서의 정전류를 PSPICE 프로그램으로 분석하였다. 해석 결과를 고려하여 메모리의 기능성과 신뢰성을 향상시키기 위해 기능 테스트와 IDDQ 테스트에 동시에 적용할 수 있는 O(N)의 복잡도를 갖는 테스트 알고리즘을 제안하였다. 테스트의 질과 효율을 좀 더 향상시키기 위해 메모리에서 발생되는 고장을 검출하는 BIST 회로와 정전류의 비정상적인 전류의 흐름을 발생시키는 결함을 검출하는 BICS를 설계하였다. 또한 구현한 BIST/BICS 회로는 고장 메모리의 수리를 위해 고장 및 결함의 위치를 검출할 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.80-81
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• 2008

Schottky barrier thin film transistors (SB-TFT) on polycrystalline silicon(poly-Si) are fabricated by platinum silicided source/drain for p-type SB-TFT. High quality poly-Si film were obtained by crystallizing the amorphous Si film with excimer laser annealing (ELA) or solid phase crystallization (SPC) method. The fabricated poly-Si SB-TFTs showed low leakage current level and a large on/off current ratio larger than $10^5$. Significant improvement of electrical characteristics were obtained by the additional forming gas annealing in 2% $H_2/N_2$ ambient, which is attributed to the termination of dangling bond at the poly-Si grain boundaries as well as the reduction of interface trap states at gate oxide/poly-Si channel.

• 전자공학회논문지D
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• 제36D권4호
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• pp.77-85
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• 1999

본 논문은 진성영역에서 공핍증 폭이 선형적으로 변화한다는 가정을 도입하고 전자이동도의 수평 및 수직 전계 이존성을 고려하여 단채널 MOSFET의 {{{{ { I-V }_{ } }}}} 특성에 대한 해석적 모형을 제시하였다. 이 모형으로부터 전 동작영역에 걸쳐 적용되는 문턱전압 방정식과 드레인전류 방정식을 도출하였다. 본 모형의 타당성을 검토하기 위하여 위 식들의 계산을 수행하였고, 그 결과 채널길이가 짧아짐에 따라 문턱전압이 지수함수적으로 감소하였으며, 아울러 채널길이변조, 채널이동로 열화 등을 본 모형에 의하여 일괄적으로 설명할 수 있었다.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.1-6
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• 2012

본 논문에서는 고주파에서 동작하는 터널링 전계효과 트랜지스터 (TFET)의 소신호 파라미터 추출과 이에 대한 분석을 다루고 있다. 시뮬레이션으로 구현된 TFET의 채널 길이는 50 nm에서 100 nm 사이에서 변화되었다. Conventional planar MOSFET 기반의 quasi-static 모델을 이용하여 TFET의 파라미터 추출이 이루어졌으며 다른 채널 길이를 갖는 TFET에 대한 소신호 파라미터의 값을 게이트 바이어스 변화에 따라서 추출하였다. 추출 결과로부터 effective gate resistance와 transconductance, source-drain conductance, gate capacitance 등 주요 파라미터의 채널 길이 변화에 따른 경향성이 conventional MOSFET과 상당히 다른 것을 확인하였다. 그리고 $f_T$는 MOSFET과 달리 게이트 길이 역수의 값에 정확히 반비례하는 특성을 보였으며 TFET의 고주파 특성 향상을 transconductance의 개선이 아닌 gate capacitance의 감소에 의하여 가능함을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.751-753
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• 2007

최근에 유기물 전계효과 트랜지스터의 연구는 전자 소자 분야에서 널리 알려져 있다. 특히 본 연구에서는 CuPc 물질을 활성층으로 사용하여 Organic FET 소자를 제작하였다. Source와 Drain 전극을 Au와 Al을 사용하여 FET 소자의 전기적 특성을 비교하였다. CuPc FET 소자에서 CuPc 활성층의 두께는 40nm로 고정하였고, Au와 Al 전극의 두께는 200nm로 하여 소자를 제작하였다. 또한 C-V 특성을 측정하여 CuPc 유기물 층과 $SiO_2$ 절연층 계면에서의 특성 변화를 관측하였다. Au를 전극으로 사용한 FET 소자에서는 전형적인 FET 특성 곡선을 관측할 수 있었으나, Al을 전극을 사용한 FET 소자에서는 누설 전류가 흐르고 있음을 확인 할 수 있었다.