• 인터넷정보학회논문지
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• 제5권4호
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• pp.35-42
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• 2004

밴연형 다단상호연결네트웍이 원하는 성능목표치를 만족시킬 수 있는지를 알아보기 위하여 해석적 모델을 제시한다. 입력트래픽은 일반적인 균일트래픽이 아니고 실제상황을 고려하기 위하여 비균일트래픽을 가정하였다. 버퍼는 단일 입력버퍼를 가정하여 개발하였고, 클럭 주기는 일반적이 내클럭주기 개념이 아니라 성능을 향상시키기 위한 소클럭주기 개념을 사용한다. 개발된 모델로부터의 결과와 시뮬레이션으로부터의 결과를 비교하여 구해진 모델의 우수성을 입증한다.

• 인터넷정보학회논문지
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• 제5권5호
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• pp.61-68
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• 2004

밴연형 다단상호연결네트웍이 원하는 성능목표치를 만족시킬 수 있는지를 알아보기 위하여 해석적 모델을 제시한다. 입력트래픽은 일반적인 균일트래픽이 아니고 실제상황을 고려하기 위하여 비균일트래픽을 가정하였다. 버퍼는 복수개의 입력 버퍼를 가정하여 개발하였고, 클럭 주기는 일반적인 대클럭주기 개념이 아니라 성능을 향상시키기 위한 소클럭주기 개념을 사용한다. 개발된 모델로부터의 결과와 시뮬레이션으로부터의 결과를 비교하여 구해진 모델의 우수성을 입증한다.

• Molecules and Cells
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• 제24권1호
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• pp.37-44
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• 2007

Three catalase cDNA clones were isolated from the small radish (Raphanus sativus L.). Their nucleotide and deduced amino acid sequences showed the greatest homology to those of Arabidopsis. Genomic Southern blot analysis, using RsCat1 cDNA as a probe, showed that catalases are encoded by small multigene family in the small radish. Nondenaturing polyacrylamide gels revealed the presence of several catalase isozymes, the levels of which varied among the organs examined. The isozyme activities were assigned the individual catalase genes by Northern analysis using total RNA from different organs. The three catalase genes were differentially expressed in response to treatments such as white light, xenobiotics, osmoticum, and UV. Their expression in seedlings was controlled by the circadian clock under a light/dark cycle and/or in constant light. Interestingly, RsCat1 transcripts peaked in the morning, while those of RsCat2 and RsCat3 peaked in the early evening. Our results suggest that the RsCat enzymes are involved in defense against the oxidative stress induced by environmental changes.

• 인터넷정보학회논문지
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• 제5권3호
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• pp.35-43
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• 2004

다단 상호연결 네트워크(MINs : Multistage Interconnection Networks)를 사용하는 패킷 교환에서는 일반적으로 패킷의 이동이 한 네트워크 주기 동안에 마지막 단에서 처음 단으로 연속적으로 전달된다고 가정된다. 그러나 Ding과 Bhuyan은 패킷 이동이 작은 클럭 주기론 사용하면서 각 쌍의 이웃 단 내에 한정된다면 네트워크의 성능이 상당히 향상될 수 있다는 것을 보였다. 본 논문에서는 이와 같이 작은 클럭 주기를 가지는 입력 버퍼를 가진 MIN의 성능을 평가하기 위한 해석적 모델을 제안한다. 제안된 모델의 우수성을 입증하기 위하여 해석적 모델의 결과와 시뮬레이션의 결과와 비교한다. 또한 제안된 모델의 결과와 Ding과 Bhuyan의 연구결과와 비교함으로써 제안한 방식의 상대적인 효과를 검증한다. 그 결과 제안된 모델은 시뮬레이션의 결과와 매우 근접하게 일치하며, 이전의 연구결과 보다는 더 정확한 결과를 보인다.

• 인터넷정보학회논문지
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• 제6권4호
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• pp.141-147
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• 2005

Ding과 Bhuyon은 다단 상호연결 네트워크(MIN: Multistage Interconnection Networks)에서 패킷 이동이 작은 클럭 주기를 사용하면서 각 쌍의 이웃 단 내에 한정된다면 네트워크의 성능이 상당히 향상될 수 있다는 것을 보였다. 본 논문에서는 작은 클럭 주기를 가지는 복수 버퍼를 가진 MIN의 성능을 평가하기 위한 정확한 모델을 제안하며, 이전에 사용되던 방법들과 비교함으로써 제안한 방식의 상대적인 효과를 검증한다.

• 대한전자공학회논문지
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• 제26권11호
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• pp.1666-1671
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• 1989

A novel switched-capacitor circuit for interfacing capacitive microtransducers with a digital system is developed based on the dual-slope integration. It consists of a differential integrator and a comparator. Driven by the teo phase clock, the circuit first senses the capacitance difference between the transducer and the reference capacitor in the form of charge, and accumulates it into the feedback capabitor of the integrator for a fixed period of time. The resulant accumulated charge is next extracted by the known reference charge until the integrator output voltage refurns to zero. The length of time required for the integrator output to return to zero, as measured by the number of clock cycle gated into a counter is proportional to the capacitance difference, averaged over the integration period. The whole operation is insensitive to the reference voltage and the capacitor values involved in the circuit, Thus the proposed circuit permits an accurate differental capacitance measurement. An error analysis has showh that the resolution as high as 8 bits can be expected by realizing the circuit in a monolithic MOS IC form. Besides the accuracy, it features the small device count integrable onto a small chip area. The circuit is thus particularly suitadble for the on-chip interface.

• 대한전자공학회논문지SD
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• 제47권10호
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• pp.7-13
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• 2010

본 논문에서는 전자기파 장애(EMI)의 감소를 위한 위상 보간기 기반의 새로운 스프레드 스펙트럼 클락 발생기(SSCG)를 제시한다. 제안하는 SSCG는 낮은 설계 복잡도와 저전력 및 작은 칩면적을 갖으며 삼각 주파수 변조를 이루기 위해 디지털적으로 조절 가능한 위상 보간 방식을 사용하였다. 이 새로운 SSCG는 듀티 싸이클 왜곡 없이 200MHz에서 ${\pm}2%$의 센터-스프레드 스펙트럼 범위를 갖는 시스템 클락을 발생시킬 수 있다. 이 위상 보간기 기반의 SSCG 회로는 200MHz에서 약 5.0 mW의 전력을 소모하고, 0.18-um 1.8-V CMOS 공정을 사용하여 설계하여 검증하였으며 $0.092mm^2$의 칩 면적을 차지한다.

• 한국통신학회논문지
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• 제29권5A호
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• pp.554-565
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• 2004

본 논문에서는 단일 클락 사이클과 다중 클락 사이클에 수행되는 여러 가산기를 구현하고 area와 time을 비교한다. 가산기의 크기를 64, 128, 256-비트로 다양화 시키면서, 특히 하이브리드 구조의 가산기는 소그룹을 4, 8, 16-비트로 나누어서 group / ungroup으로 합성을 하여 비교하였다. 제안된 가산기들은 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었다. Cadence의 Verilog-XL.을 이용하여 설계된 가산기와 behavioral model을 이용한 가산기의 출력이 일치하는지를 비교하여 검증하였다. 검증된 모델은 삼성 0.35um 3.3(V) CMOS standard cell 라이브러리를 이용하여 합성되었으며, 최악 조건 2.7(V), 85($^{\circ}C$)에서 동작하였다. 스마트 카드 IC의 Crypto-Processor에 사용할 수 있는 최적화된 가산기는 64-비트를 기준으로 할 때, group으로 합성된 16-비트 캐리 예측 가산기를 기반으로 하는 리플 캐리 가산기(RCA_CLA)이다. 이 가산기는 198(MHz)의 속도로 동작하며, 게이트 수는 nand2 게이트 기준으로 약 967개이다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.8-15
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• 2007

본 논문은 소형.저전력 환경에 적합하게 개발된 HIGHT 블록 암호 알고리즘의 소형?저전력화된 하드웨어 구조를 제안하고 성능을 분석한다. HIGHT 알고리즘은 일반화된 Feistel 구조의 변형된 형태를 취하고 있다. 설계된 HIGHT는 암.복호화 기능을 내장하고 있으며 소형 설계를 위하여 모든 변환 과정이 하나의 블록으로 설계되어 중복된 부분을 최소화 하였다. 성능 향상을 위하여 32비트 서브키를 1 클럭에 출력되게 하였다. 제안된 암호 회로를 Hynix $0.25-{\mu}m$ 표준 CMOS 공정에 적용한 결과, 2,658 EG의 회로 크기를 가진다. 그리고 2.5V 동작 전원과 100kHz의 클럭 주파수로 동작시켰을 경우의 $10.88{\mu}W$의 소비 전력 특성을 나타냈다. 본 논문에서 제안된 HIGHT 암호 회로는 수동형 RFID 태그나 스마트 IC 카드와 같은 소형.저전력의 회로에 적용 가능하다.