Modeling of Input Buffered Multistage Interconnection Networks using Small Clock Cycle Scheme

작은 클럭 주기를 이용한 다단 상호연결 네트워크의 성능분석

In packet switching using multistage interconnection networks (MIN's), it is generally assumed that the packet movements successively propagate from the last stage to the first stage in one network cycle. However, Ding and Bhuyan has shown that the network performance can be significantly improved if the packet movements are confined within each pair of adjacent stages using small clock cycles. In this paper, an analytical model for evaluating the performance of input-buffered MlN's employing this network cycle approach is proposed, The effectiveness of the proposed model is confirmed by comparing results from the simulation as well as from Ding and Bhuyan model.

다단 상호연결 네트워크(MINs : Multistage Interconnection Networks)를 사용하는 패킷 교환에서는 일반적으로 패킷의 이동이 한 네트워크 주기 동안에 마지막 단에서 처음 단으로 연속적으로 전달된다고 가정된다. 그러나 Ding과 Bhuyan은 패킷 이동이 작은 클럭 주기론 사용하면서 각 쌍의 이웃 단 내에 한정된다면 네트워크의 성능이 상당히 향상될 수 있다는 것을 보였다. 본 논문에서는 이와 같이 작은 클럭 주기를 가지는 입력 버퍼를 가진 MIN의 성능을 평가하기 위한 해석적 모델을 제안한다. 제안된 모델의 우수성을 입증하기 위하여 해석적 모델의 결과와 시뮬레이션의 결과와 비교한다. 또한 제안된 모델의 결과와 Ding과 Bhuyan의 연구결과와 비교함으로써 제안한 방식의 상대적인 효과를 검증한다. 그 결과 제안된 모델은 시뮬레이션의 결과와 매우 근접하게 일치하며, 이전의 연구결과 보다는 더 정확한 결과를 보인다.