• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2003년도 춘계학술발표회 초록집
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• pp.41-41
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• 2003

텅스텐(W)은 높은 thermal stability 와 process compatibility 및 우수한 corrosion r resistance 둥으로 integrated circuit (IC)의 gate 및 interconnection 둥으로의 활용이 대두되고 있으며, 차세대 thin film transistor liquid crystal display (TFT-LCD)의 gate 및 interconnection m materials 둥으로 사용되고 았다. 그러나, 이러한 장점을 가지고 있는 팅스텐 박막이 실제 공정상에 적용되가 위해서는 건식 식각이 주로 사용되는데, 이는 wet chemical 을 이용한 습식 식각을 사용할 경우 낮은 etch rate, line width 의 감소 및 postetch residue 잔류 동의 문제가 발생하기 때문이다. 또한 W interconnection etching 을 하기 위해서는 높은 텅스텐 박막의 etch rate 과 하부 layer ( (amorphous silicon 또는 poly-SD와의 높은 etch selectivity 가 필수적 이 라 할 수 있다. 그러 나, 지금까지 연구되어온 결과에 따르면 텅스탠과 하부 layer 와의 etch selectivity 는 2 이하로 매우 낮게 관찰되고 았으며, 텅스텐의 etch rate 또한 150nm/min 이하로 낮은 값을 나타내고 있다. 따라서 본 연구에서는 halogen-based inductively coupled plasma 를 이용하여 텅스텐 박막 식각시 여러 가지 첨가 가스에 따른 높은 텅스탠 박막의 etch rate 과 하부 layer 와의 높은 etch s selectivity 를 얻고자 하였으며, 그에 따른 식각 메커니즘에 대하여 알아보고자 하였다. $CF_4/Cl_2$ gas chemistry 에 첨 가 가스로 $N_2$와 Ar을 첨 가할 경 우 텅 스텐 박막과 하부 layer 간의 etch selectivity 증가는 관찰되지 않았으며, 반면에 첨가 가스로 $O_2$를 사용할 경우, $O_2$의 첨가량이 증가함에 따라 etch s selectivity 는 계속적으로 증가렴을 관찰할 수 있었다. 이는 $O_2$ 첨가에 따라 형성되는 WOF4 에 의한 텅스텐의 etch rates 의 감소에 비하여, $Si0_2$ 등의 형성에 의한 poly-Si etch rates 이 더욱 크게 감소하였기 때문으로 사료된다. W 과 poly-Si 의 식각 특성을 이해하기 위하여 X -ray photoelectron spectroscopy (XPS)를 사용하였으며, 식각 전후의 etch depth 를 측정하기 위하여 stylus p pmfilometeT 를 이용하였다.

• 대한금속재료학회지
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• 제48권7호
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• pp.667-673
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• 2010

Copper filling into TSV (through-silicon-via) and reduction of the filling time for the three dimensional chip stacking were investigated in this study. A Si wafer with straight vias - $30\;{\mu}m$ in diameter and $60\;{\mu}m$ in depth with $200\;{\mu}m$ pitch - where the vias were drilled by DRIE (Deep Reactive Ion Etching) process, was prepared as a substrate. $SiO_2$, Ti and Au layers were coated as functional layers on the via wall. In order to reduce the time required complete the Cu filling into the TSV, the PPR (periodic pulse reverse) wave current was applied to the cathode of a Si chip during electroplating, and the PR (pulse-reverse) wave current was also applied for a comparison. The experimental results showed 100% filling rate into the TSV in one hour was achieved by the PPR electroplating process. At the interface between the Cu filling and Ti/ Au functional layers, no defect, such as a void, was found. Meanwhile, the electroplating by the PR current showed maximum 43% filling ratio into the TSV in an hour. The applied PPR wave form was confirmed to be effective to fill the TSV in a short time.

• 대한금속재료학회지
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• 제50권2호
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• pp.152-158
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• 2012

The effect of current waveform on Cu filling into TSV (through-silicon via) and the bottom-up ratio of Cu were investigated for three dimensional (3D) Si chip stacking. The TSV was prepared on an Si wafer by DRIE (deep reactive ion etching); and its diameter and depth were 30 and $60{\mu}m$, respectively. $SiO_2$, Ti and Au layers were coated as functional layers on the via wall. The current waveform was varied like a pulse, PPR (periodic pulse reverse) and 3-step PPR. As experimental results, the bottom-up ratio by the pulsed current decreased with increasing current density, and showed a value of 0.38 on average. The bottom-up ratio by the PPR current showed a value of 1.4 at a current density of $-5.85mA/cm^2$, and a value of 0.91 on average. The bottom-up ratio by the 3-step PPR current increased from 1.73 to 5.88 with time. The Cu filling by the 3-step PPR demonstrated a typical bottom-up filling, and gave a sound filling in a short time.

• 대한금속재료학회지
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• 제49권5호
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• pp.388-394
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• 2011

High speed copper filling into TSV (through-silicon-via) for three dimensional stacking of Si chips was investigated. For this study, a tapered via was prepared on a Si wafer by the DRIE (deep reactive ion etching) process. The via had a diameter of 37${\mu}m$ at the via opening, and 32${\mu}m$ at the via bottom, respectively and a depth of 70${\mu}m$. $SiO_2$, Ti, and Au layers were coated as functional layers on the via wall. In order to increase the filling ratio of Cu into the via, a PPR (periodic pulse reverse) wave current was applied to the Si chip during electroplating, and a PR (pulse reverse) wave current was applied for comparison. After Cu filling, the cross sections of the vias was observed by FE-SEM (field emission scanning electron microscopy). The experimental results show that the tapered via was filled to 100% at -5.85 mA/$cm^2$ for 60 min of plating by PPR wave current. The filling ratio into the tapered via by the PPR current was 2.5 times higher than that of a straight via by PR current. The tapered via by the PPR electroplating process was confirmed to be effective to fill the TSV in a short time.

• 대한치과보철학회지
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• 제46권2호
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• pp.148-156
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• 2008

자가부식 접착제는 사용하기 쉽고, 술식 민감성이 적은 장점이 있으나 특히 산도가 약한 자가부식 접착제의 법랑질에 대한 결합력은 논란이 되고 있다. 본 연구에서는 2단계 자가부식 접착제인 Clearfil SE Bond (Kuraray, Okayama, Japan)의 연마 법랑질에 대한 미세인장 결합강도를 측정하여 3단계 산부식수세 접착제인 Scotchbond Multi-Purpose (3M ESPE, St. Paul, MN, USA) 및 1단계 자가부식 접착제인 iBond (Heraeus Kulzer Gmbh, Hanau, Germany)의 결합강도와 비교하고자 하였고, 2단계 자가부식 접착제에 산부식 전처리를 시행하는 것이 법랑질에 대한 결합강도를 높일 수 있는지 알아 보고자 하였다. 실험군은 2단계 자가부식 접착제인 Clearfil SE Bond만 사용한 비산부식 군과 35% 인산 (Scotchbond Etchant, 3M ESPE)으로 산부식 후 Clearfil SE Bond를 사용한 산부식 군, 그리고 1단계 자가부식 접착제인 iBond를 사용한 군으로 나누었다. 대조군은 3단계 산부식수세 접착제인 Scotchbond Multi-Purpose를 사용한 군으로 정하였다. Bovine 전치의 순면을 십자가형으로 4등분하여 각 군으로 무작위로 배분하였다. 각 치아의 순면을 800-grit 실리콘 카바이드 지로 연마한 후 삭제된 법랑질면에 제조사의 설명서에 따라 각 군의 접착제를 적용하고 Light-Core (Bisco)로 적층 충전하였다. 시편은 $37i{\acute{E}}$, 증류수에 일주일 동안 보관한 후 low speed precicion diamond saw (TOPMENT Metsaw-LS, R&B, Daejeon, Korea)를 이용하여 약 $0.8{\times}0.8mm$ 단면이 되도록 시편을 절단하여 미세시편을 제작하였다. 일주일마다 증류수를 교환하면서 한 달, 세 달 동안 $37i{\acute{E}}$, 증류수에 미세시 편을 보관한 후 각각의 미세인장결합강도를 측정하였다. 미세인장결합강도 (MPa)는 파절 시에 가해진 힘 (N)을 접착면적 ($mm^2$)으로 나누어 계산하였다. 접착계면에서의 파절 양상은 실물현미경 (Microscope-B nocular, Nikon)을 이용하여 분류하였다. 미세인장결합강도에 대한 통계분석은 one-way ANOVA를 이용하여 유의수준 5%에서 검정하였고, 사후감정은 Least Significant Difference 방법을 이용하였다. 중합 후 1개월 뒤 측정된 각각의 접착제의 평균 미세인장결합강도는 유의수준 5%에서 모든 접착제 간에 유의한 차이가 없었다. 3개월 뒤 측정된 각각의 접착제의 평균 미세인장결합강도는 유의수준 5%에서 iBond 와 Clearfil SE Bond 비산부식 군과 Scotchbond Multi- Purpose 간에는 각각 유의한 차이가 없었다. 본 연구에서는 2단계 자가부식 접착제인 Clearfil SE Bond의 연마 법랑질에 대한 미세인장결합강도가 3단계 산부식수세 접착제인 Scotchbond Multi-Purpose 와 비교하여 유의한 차이가 없었으며 (P>0.05), 3개월 후의 결과에서 Clearfil SE Bond 비산부식 군의 미세인장결합강도가 Clearfil SE Bond 산부식 군보다 유의하게 낮았다 (P<0.05). 즉 35% 인산으로 산부식 전처리를 시행한결과 Clearfil SE Bond 의 법랑질에 대한 결합강도가 증가하였다.

• 대한전자공학회논문지SD
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• 제38권12호
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• pp.8-13
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• 2001

$CeO_2$ 박막은 강유전체 메모리 디바이스 응용을 위한 금속-강유전체-절연체-실리콘 전계효과 트랜지스터 구조에서의 강유전체 박막과 실리콘 기판 사이의 완충층으로서 제안되어지고 있다. 본 논문에서는 $CeO_2$ 박막을 유도 결합 플라즈마를 이용하여 $Cl_2$/Ar 가스 혼합비에 따라 식각하였다. 식각 특성을 알아보기 위한 실험조건으로는 RF 전력 600 W, dc 바이어스 전압 -200 V, 반응로 압력 15 mTorr로 고정하였고 $Cl_2$($Cl_2$+Ar) 가스 혼합비를 변화시키면서 실험하였다. $Cl_2$/($Cl_2$+Ar) 가스 혼합비가 0.2일때 $CeO_2$ 박막의 식각속도는 230 ${\AA}$/min으로 가장 높았으며 또한 $YMnO_3$에 대한 $CeO_2$의 선택비는 1.83이였다. 식각된 $CeO_2$ 박막의 표면반응은 XPS와 SIMS를 통해서 분석하였다. XPS 분석 결과 $CeO_2$ 박막의 표면에 Ce와 Cl의 화학적 반응에 의해 CeCl 결합이 존재함을 확인하였고, 또한 SIMS 분석 결과로 CeCl 결합을 확인하였다. $CeO_2$ 박막의 식각은 Cl 라디칼의 화학적 반응의 도움을 받으며 Ce 원자는 Cl과 반응을 하여 CeCl과 같은 혼합물로 $CeO_2$ 박막 표면에 존재하며 이들 CeCl 혼합물은 Ar 이온들의 충격에 의해 물리적으로 식각 되어진다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.311-311
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• 2016

최근 고성능 디스플레이 개발이 요구되면서 기존 비정질 실리콘(a-Si)을 대체할 산화물 반도체에 대한 연구 관심이 급증하고 있다. 여러 종류의 산화물 반도체 중 a-IGZO (amorphous indium-gallium-zinc oxide)가 높은 전계효과 이동도, 저온 공정, 넓은 밴드갭으로 인한 투명성 등의 장점을 가지며 가장 연구가 활발하게 보고되고 있다. 기존에는 SG(단일 게이트) TFT가 주로 제작 되었지만 본 연구에서는 DG(이중 게이트) 구조를 적용하여 고성능의 a-IGZO 기반 박막 트랜지스터(TFT)를 구현하였다. SG mode에서는 하나의 게이트가 채널 전체 영역을 제어하지만, double gate mode에서는 상, 하부 두 개의 게이트가 동시에 채널 영역을 제어하기 때문에 채널층의 형성이 빠르게 이루어지고, 이는 TFT 스위칭 속도를 향상시킨다. 또한, 상호 모듈레이션 효과로 인해 S.S(subthreshold swing)값이 낮아질 뿐만 아니라, 상(TG), 하부 게이트(BG) 절연막의 계면 산란 현상이 줄어들기 때문에 이동도가 향상되고 누설전류 감소 및 안정성이 향상되는 효과를 얻을 수 있다. Dual gate mode로 동작을 시키면, TG(BG)에는 일정한 positive(or negative)전압을 인가하면서 BG(TG)에 전압을 가해주게 된다. 이 때, 소자의 채널층은 depletion(or enhancement) mode로 동작하여 다른 전기적인 특성에는 영향을 미치지 않으면서 문턱 전압을 쉽게 조절 할 수 있는 장점도 있다. 제작된 소자는 p-type bulk silicon 위에 thermal SiO2 산화막이 100 nm 형성된 기판을 사용하였다. 표준 RCA 클리닝을 진행한 후 BG 형성을 위해 150 nm 두께의 ITO를 증착하고, BG 절연막으로 두께의 SiO2를 300 nm 증착하였다. 이 후, 채널층 형성을 위하여 50 nm 두께의 a-IGZO를 증착하였고, 소스/드레인(S/D) 전극은 BG와 동일한 조건으로 ITO 100 nm를 증착하였다. TG 절연막은 BG 절연막과 동일한 조건에서 SiO2를 50 nm 증착하였다. TG는 S/D 증착 조건과 동일한 조건에서, 150 nm 두께로 증착 하였다. 전극 물질과, 절연막 물질은 모두 RF magnetron sputter를 이용하여 증착되었고, 또한 모든 patterning 과정은 표준 photolithography, wet etching, lift-off 공정을 통하여 이루어졌다. 후속 열처리 공정으로 퍼니스에서 질소 가스 분위기, $300^{\circ}C$ 온도에서 30 분 동안 진행하였다. 결과적으로 $9.06cm2/V{\cdot}s$, 255.7 mV/dec, $1.8{\times}106$의 전계효과 이동도, S.S, on-off ratio값을 갖는 SG와 비교하여 double gate mode에서는 $51.3cm2/V{\cdot}s$, 110.7 mV/dec, $3.2{\times}108$의 값을 나타내며 훌륭한 전기적 특성을 보였고, dual gate mode에서는 약 5.22의 coupling ratio를 나타내었다. 따라서 산화물 반도체 a-IGZO TFT의 이중게이트 구조는 우수한 전기적 특성을 나타내며 차세대 디스플레이 시장에서 훌륭한 역할을 할 것으로 기대된다.

• 한국산학기술학회논문지
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• 제11권2호
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• pp.409-413
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• 2010

실리콘 기판에 GaN 에피성장을 확인하기 위해, P형 Si(100) 기판 전면에 버퍼층으로 10 nm 두께의 코발트실리사이드를 형성시켰다. 형성된 코발트실리사이드 층을 HF로 크리닝하고, PA-MBE (plasma assisted-molecular beam epitaxy)를 써서 저온에서 500 nm의 GaN를 성막하였다. 완성된 GaN은 광학현미경, 주사탐침현미경, TEM, HR-XRD를 활용하여 특성을 확인하였다. HF 크리닝을 하지 않은 경우에는 GaN 에피택시 성장이 진행되지 않았다. HF 크리닝을 실시한 경우에는 실리사이드 표면의 국부적인 에칭에 의해 GaN성장이 유리하여 모두 GaN $4\;{\mu}m$ 정도의 두께를 가진 에피택시 성장이 진행되었다. XRD로 GaN의 <0002> 방향의 결정성 (crsytallinity)을 $\omega$-scan으로 판단한 결과 Si(100) 기판의 경우 2.7도를 보여 기존의 사파이어 기판 정도로 우수할 가능성이 있었다. 나노급 코발트실리사이드를 버퍼로 채용하여 GaN의 에피성장이 가능할 수 있었다.

• 한국진공학회지
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• 제21권1호
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• pp.48-54
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• 2012

니켈촉매 막을 증착시킨 산화규소 기판위에 아세틸렌기체와 수소기체를 원료로, 육불화황기체를 첨가기체로 열화학기상증착 시스템하에서 탄소코일을 증착하였다. 반응온도를 $650^{\circ}C$에서 $800^{\circ}C$까지 증가시키면서 증착된 탄소 코일의 기하구조를 조사하였다. $650^{\circ}C$에서는 주로 탄소나노필라멘트 형성의 전단계가 나타났으며, 반응온도가 증가하자($700^{\circ}C$) 나노 크기의 코일들이 나타났다. $775^{\circ}C$로 반응온도를 더욱 증가시키자, 파도물결과 같은 나노 코일들이 성장되었으며, 간혹 마이크로 크기의 코일들도 나타났다. 육불화황에 첨가된 불소의 에칭효과로 니켈 촉매의 크기를 줄일 수 있을 것으로 여겨지며, 따라서 육불화항 첨가기체의 사용으로 기존에 보고된 것보다 작은 크기의 직경을 갖는 마이크로 탄소 코일을 얻을 수 있었다.

• 전자공학회논문지D
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• 제36D권7호
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• pp.17-25
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• 1999

PECVD 법을 이용하여 Tungsten Nitride($WN_x$) 박막을 $WSi_3N_4$ 기판위에 형성하였다. $WN_x$ 박막은 기관온도, 가스의 유량, rf power 등의 공정변수를 변화시키면서 형성되었고, 서로 다른 질소원으로 $NH_3$와 $N_2$를 각각 사용하여 박막의 특성을 조사하였다. $WN_x$ 막 내의 질소함량은 $NH_3$와 $N_2$의 유량에 따라 0~45% 정도로 변화하였으며, $NH_3$를 사용하였을 때, 최고 160nm/min의 높은 성장률을 나타내었다. $WSi_3N_4$ 기판 위에서는 TiN이나 Si 위에서보다 높은 성장률을 나타내었다. $WN_x$ 박막의 순도를 AES로 측정해 본 결과 $NH_3$를 사용했을 때 고순도의 박막을 얻을 수 있었다. XRD 분석으로 순수한 다결정의 W가 비정질의 $WN_x$로 변화되는 것을 알 수 있었으며, 이것은 $WN_x$가 식각 공정시 미세 패턴 형성이 W보다 유리할 것이라는 것을 보여준다. TiN, NiCr, Al 등의 다양한 기판 위에 형성해 본 결과 Al 위에서 최대 $1.6 {\mu}m$의 두꺼운 막이 형성되었다.