• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.37 no.1
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• pp.101-105
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• 2024

4H-SiC power metal-oxide-semiconductor field effect transistors (MOSFETs) have been developed to achieve lower specific-on-resistance (R_on,sp), and the gate oxides have been thermally grown. The poor channel mobility resulting from the high interface trap density (D_it) at the SiO₂/4H-SiC interface significantly affects the higher switching loss of the power device. Therefore, the development of novel fabrication processes to enhance the quality of the SiO₂/4H-SiC interface is required. In this paper, NO post-oxidation annealing (POA) by using the conditions of N₂ diluted NO at a high temperature (1,300℃) is proposed to reduce the high interface trap density resulting from thermal oxidation. The NO POA is carried out in various NO ambient (0, 10, 50, and 100% NO mixed with 100, 90, 50, and 0% of high purity N₂ gas to achieve the optimized condition while maintaining a high temperature (1,300℃). To confirm the optimized condition of the NO POA, measuring capacitance-voltage (C-V) and current-voltage (I-V), and time-of-flight secondary-ion mass spectrometry (ToF-SIMS) are employed. It is confirmed that the POA condition of 50% NO at 1,300℃ facilitates the equilibrium state of both the oxidation and nitridation at the SiO₂/4H-SiC interface, thereby reducing the D_it.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.30 no.6
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• pp.345-348
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• 2017

In this work, static characteristics of 4H-SiC SJ-ACCUFETs were obtained by adjusting the p-pillar region. The structure of this SJ-ACCUFET was designed by using a two-dimensional simulator. The static characteristics of SJ-ACCUFET, such as the breakdown voltages, on-resistance, and figure of merits, were obtained by varying the p-pillar doping concentration from $1{\times}10^{15}cm^{-3}$ to $5{\times}10^{16}cm^{-3}$ and the thickness from $0{\mu}m$ to $9{\mu}m$. The doping concentration and the thickness of p-pillar region are closely related to the break down voltage and on-resistance and threshold voltages. Hence a silicon carbide SJ-ACCUFET structure with highly intensified breakdown voltages and low on-resistances with good figure of merits can be achieved by optimizing the p-pillar thickness and doping concentration.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.130-130
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• 2011

최근 반도체 메모리 산업의 발전과 동시에 발생되는 문제들을 극복하기 위한 새로운 기술들이 요구되고 있다. DRAM (dynamic random access memory) 의 경우, 소자의 크기가 수십 나노미터 영역으로 줄어들면서, 단채널 효과에 의한 누설전류와 소비전력의 증가 등이 문제가 되고 있다. 하나의 캐패시터와 하나의 트랜지스터로 구성된 기존의 DRAM은, 소자의 집적화가 진행 되어 가면서 정보저장 능력이 감소하는 것을 개선하기 위해, 복잡한 구조의 캐패시터 영역을 요구한다. 이에 반해 하나의 트랜지스터로 구성되어 있는 1T-DRAM의 경우, 캐패시터 영역이 없는 구조적인 이점과, SOI (silicon-on-insulator) 구조의 기판을 사용함으로써 뛰어난 전기적 절연 특성과 기생 정전용량의 감소, 그리고 기존 CMOS (complementary metal oxide semiconductor) 공정과의 호환성이 장점이다. 또한 새로운 물질 혹은 구조를 적용하여, 개선된 전기적 특성을 통해 1T-DRAM의 메모리 특성을 향상 시킬 수 있다. 본 연구에서는, SOI와 SGOI (silicon-germanium-on-insulator) 및 sSOI (strained-si-on-insulator) 기판을 사용한 MOSFET을 통해, strain 효과에 의한 전기적 특성 및 메모리 특성을 평가 하였다. 그 결과 strained-Si층과 relaxed-SiGe층간의 tensile strain에 의한 캐리어 이동도의 증가를 통해, 개선된 전기적 특성 및 메모리 특성을 확인하였다. 또한 채널층의 결함이 적은 sSOI 기판을 사용한 1T-DRAM에서 가장 뛰어난 특성을 보였다.

• Proceedings of the IEEK Conference
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• summer
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• pp.343-347
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• 2004

High oxidation temperature of SiC shows a tendency of carbide formation at the interface which results in poor MOSFET transfer characteristics. Thus we developed oxidation processes in order to get low interface charge densities. N-type 6H-SiC MOS capacitors were fabricated by different oxidation processes: dry, wet, and dry­reoxidation. Gate oxidation and Ar anneal temperature was $1150^{\circ}C.$ Ar annealing was performed after gate oxidation for 30 minutes. Dry-reoxidation condition was $950^{\circ}C,$ H2O ambient for 2 hours. Gate oxide thickness of dry, wet and dry-reoxidation samples were 38.0 nm, 38.7 nm, 38.5 nm, respectively. Mo was adopted for gate electrode. To investigate quality of these gate oxide films, high frequency C- V measurement, gate oxide leakage current, and interface trapped charge densities (Dit) were measured. The interface trapped charge densities (Dit) measured by conductance method was about $4\times10^{10}[cm^{-1}eV^{-1}]$ for dry and wet oxidation, the lowest ever reported, and $1\times10^{11}[cm^{-1}eV^{-1}]$ for dry-reoxidation

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.16 no.7
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• pp.557-563
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• 2003

SiC has been an useful material for the high voltage, high temperature, and high frequency devices, however, the required high process temperature to activate the implanted p-type dopants has hindered further developments. In this study, we report, for the first time, on the laser activation of implanted Al and non-alloyed Mo ohmic contacts and its application to MOSFET fabrication. The contact and sheet resistance measured from CTLM patterns have decreased by increasing laser power, and the lowest values are 3.9 $K\Omega$/$\square$ and 1.3 $\times$ 10$^{-3}$ $\Omega$-cm$^2$, respectively, at the power density of 1.45 J/cm$^2$ The n-MOSFETs fabricated on laser activated p-well exhibit well-behaved I-V characteristics and threshold voltage reduction by reverse body voltage. These results prove that the laser process for implant activation is an alternative low temperature technology applicable to SiC devices.

• Proceedings of the KIEE Conference
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• 2002.11a
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• pp.145-146
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• 2002

Metal-Oxide-Semiconductor Field Effect Transistor(MOSFET)의 게이트 유전체로서 실리콘 산화막($SiO_2$)은 두께가 1.5nm 이하로 낮아질 경우 터널링 전류가 증가하여 누설 전류가 증가하게 된다. 이로 인해 사용 전력이 증가하게 되고, 소자의 성능을 떨어뜨리게 된다. 본 논문은 높은 유전상수와 넓은 에너지 밴드 갭을 갖는 $HfO_2$를 RF Magnetron Sputter를 이용하여 증착한 다음 RTA 열처리를 통하여 HfSixOy를 생성하여 전기적 특성을 측정하였다. 실험결과, 열처리 시간이 증가함에 따라 HfSixOy의 분포가 균일해지는 반면 두께가 얇아져서 누설 전류가 증가 하는 것으로 관찰되었다. $HfO_2$를 게이트 유전막으로 증착하였을 경우 $HfO_2/HfSixOy/Si$의 이중 박막 구조가 생겨 유전상수를 떨어뜨리는 반면, 실리콘 기판과 우수한 계면 특성을 갖는 HfSixOy만을 증착할 경우 양질의 단층 게이트 유전막으로 활용가능 할 것으로 사료된다.

• Journal of IKEEE
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• v.25 no.2
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• pp.371-375
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• 2021

In this paper, a SiC-based LIGBT structure that can be used at high voltage and high temperature is presented. In order to improve the low current characteristic, a dual-emitter symmetrical around the gate is inserted. In order to verify the characteristics of the proposed device, simulation and design were conducted using Sentaurus TCAD simulation, and a comparative study was conducted with a general LIGBT. In addition, splitting was performed by designating a variable for the length of the N-drift region in order to verify the electrical characteristics of the minority carriers. As a result of the simulation it was confirmed that the proposed dual-emitter structure flows a higher current at the same voltage than the conventional LIGBT.

• JSTS:Journal of Semiconductor Technology and Science
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• v.13 no.4
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• pp.367-380
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• 2013

In this paper, an analytical threshold voltage model is developed for a short-channel double-material-gate (DMG) strained-silicon (s-Si) on silicon-germanium ($Si_{1-X}Ge_X$) MOSFET structure. The proposed threshold voltage model is based on the so called virtual-cathode potential formulation. The virtual-cathode potential is taken as minimum channel potential along the transverse direction of the channel and is derived from two-dimensional (2D) potential distribution of channel region. The 2D channel potential is formulated by solving the 2D Poisson's equation with suitable boundary conditions in both the strained-Si layer and relaxed $Si_{1-X}Ge_X$ layer. The effects of a number of device parameters like the Ge mole fraction, Si film thickness and gate-length ratio have been considered on threshold voltage. Further, the drain induced barrier lowering (DIBL) has also been analyzed for gate-length ratio and amount of strain variations. The validity of the present 2D analytical model is verified with ATLAS$^{TM}$, a 2D device simulator from Silvaco Inc.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.284-284
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• 2011

Ion sensitive field effect transistor (ISFET)는 용액 중의 각종 이온 농도를 측정하는 반도체 이온 센서이다. ISFET는 작은 소자 크기, 견고한 구조, 즉각적인 반응속도, 기존의 CMOS공정과 호환이 가능하다는 장점이 있다. ISFET의 기본 구조는 기존의 metal oxide semiconductor field effect transistor (MOSFET)에서 고안되었으며, ISFET는 기존의 MOSFET의 게이트 전극 부분이 기준전극과 전해질로 대체되어진 구조를 가지고 있다. ISFET소자의 pH 감지 메커니즘은 감지막의 표면에서 pH용액의 수소이온이 막의 표면에 속박되어 표면전위의 변화를 유발하는 것에 기인한다. 그 결과, 수소이온의 농도에 따라 ISFET의 문턱전압의 변화를 일으키게 되고 드레인 전류의 양 또한 달라지게 된다. 한편, ISFET의 좋은 pH감지특성과 높은 출력특성을 얻기 위하여 high-k물질들이 감지막으로써 지속적으로 연구되어져 왔다. 그 중 Al2O3와 HfO2는 높은 유전상수와 좋은 pH 감지능력으로 인하여 많은 연구가 이루어져온 물질이다. 하지만 HfO2는 높은 유전상수를 갖음에도 불구하고 화학용액에 대한 non-ideal 효과에 취약하다는 보고가 있다. 반면에 Al2O3의 유전상수는 HfO2보다 작지만 화학용액으로 인한 손상에 대하여 강한 immunity가 있는 재료이다. 본 연구에서는, 이러한 각각의 high-k 물질들의 단점을 보안하기 위하여 SiO2/HfO2/Al2O3(OHA) 적층막을 이용한 ISFET pH 센서를 제작하였으며 SOI 기판에서 구현되었다. SOI기판에서 OHA 적층막을 이용한 ISFET 제작이 이루어짐에 따라서 소자의 signal to noise 비율을 증대 시킬것으로 기대된다. 실제로 SOI-ISFET와 같이 제작된 SOI-MOSFET는 1.8${\times}$1010의 높은 on/off 전류 비율을을 보였으며 65 mV/dec의 subthreshold swing 값을 갖음으로써, 우수한 전기적 특성을 보이는 ISFET가 제작이 되었음을 확인 하였다. OHA 감지 적층막의 각 층은 양호한 계면상태, 높은 출력특성, 화학용액에 대한non-ideal 효과에 강한 immunity을 위하여 적층되었다. 결론적으로 SOI과 OHA 적층감지막을 이용하여 우수한 pH 감지 특성을 보이는 pH 센서가 제작되었다.

• The Magazine of the IEIE
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• v.37 no.8
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• pp.31-40
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• 2010

1947년 트랜지스터의 발명을 시작으로 사이리스터, MOSFET 및 IGBT 등의 전력반도체 소자가 개발되면서 산업, 가전 및 통신 등의 다양한 분야에서 실리콘 기반의 전력반도체 소자가 활용되고 있다. 개발 당시에는 10A/수백V 정도의 전류통전능력 및 전압저지능력을 가지고 있었지만, 현재에는 8000A/12kV급의 대용량 소자까지 생산되고 있다. 이러한 전력반도제 소자는 다양한 응용분야에 서 높은 전압 저지능력, 큰 전류 통전 능력 및 빠른 스위칭 특성을 요구하고 있다. 특히 최근의 전력변환장치들은 고온동작특성 및 고효율화에 대한 요구가 더욱 강조되고 있다. 일반적인 실리콘 전력반도체소자는 물질적인 특성한계로 고온에 서의 동작 시 소자 특성이 떨어지는 특징을 보이고 있어 고온 환경에 적합한 전력반도체 소자의 필요성이 증가되어 실리콘에 비해 밴드�b이 넓은 SiC 및 GaN 등의 wide bandgap 반도체 물질의 연구가 활발히 진행되고 있다. 특히 SiC는 단결정 성장을 통한 웨이퍼화가 용이하고 소자 제작공정이 기존 실리콘공정과 유사하여 많은 연구가 진행되었으며 일부 소자에서 상용화가 진행되었다. 본고에서는 현재 활발히 진행되고 있는 탄화규소 전력반도체소자의 기술동향에 대해 소개하고자 한다.