• 마이크로전자및패키징학회지
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• 제22권2호
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• pp.27-31
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• 2015

고성능 소자의 전력밀도가 증가함에 따라 소자의 열 관리는 주요 핵심 기술로 부각되었고, 기존의 heat sink나 TIM(thermal interface material)으로는 소자의 열 문제를 해결하는데 한계가 있다. 이에 최근에는 열 유속(heat flux)을 증가시키고자 액체 냉각 시스템에 관한 연구가 활발히 진행되고 있으며, 본 연구에서는 TSV(through Si via)와 microchannel을 이용하여 칩 레벨 액체 냉각 시스템을 제작하고 시스템의 냉각 특성을 분석하였다. TSV와 microchannel은 Si 웨이퍼에 DRIE(deep reactive ion etching)을 이용하여 공정하였고, 3가지 다른 형상의 TSV를 제작하여 TSV 형상이 냉각 효율에 미치는 영향을 분석하였다. TSV와 microchannel 내 액체흐름 형상은 형광현미경으로 관찰하였고, 액체 냉각에 대한 효율은 실온에서 $300^{\circ}C$까지 시편을 가열하면서 적외선현미경을 이용하여 온도를 측정 분석하였다.

• 센서학회지
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• 제29권4호
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• pp.255-260
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• 2020

In this study, we developed a method of improving the surface-enhanced Raman spectroscopy (SERS) response characteristics by depositing a nanoporous Ag metal thin film through cluster source sputtering after forming a pyramidal texture structure on the Si substrate surface. A reactive ion etching (RIE) system with a metal mesh inside the system was used to form a pyramidal texture structure on the Si surface without following a complicated photolithography process, unlike in case of the conventional RIE system. The size of the texture structure increased with the RIE process time. However, after a process time of 60 min, the size of the structure did not increase but tended to saturate. When the RF power increased from 200 to 250 W, the size of the pyramidal texture structure increased from 0.45 to 0.8 ㎛. The SERS response characteristics were measured by depositing approximately 1.5 ㎛ of nanoporous Ag metal thin film through cluster sputtering on the formed texture structure by varying the RIE process conditions. The Raman signal strength of the nanoporous Ag metal thin film deposited on the Si substrate with the texture structure was higher than that deposited on the general silicon substrate by up to 19%. The Raman response characteristics were influenced by the pyramid size and the number of pyramids per unit area but appeared to be influenced more by the number of pyramids per unit area. Therefore, further studies are required in this regard.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 춘계학술대회 논문집
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• pp.95-95
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• 2009

Single-crystalline Bi nanowires have motivated many researchers to investigate novel quasi-one-dimensional phenomena such as the wire-boundary scattering effect and quantum confinement effects due to their electron effective mass (~0.001 me). Single crystalline Bi nanowires were found to grow on as-sputtered films after thermal annealing at $270^{\circ}C$. This was facilitated by relaxation of stress between the film and the thermally oxidized Si substrate that originated from a mismatch of the thermal expansion. However, the method is known to produce relatively lower density of nanowires than that of other nanowire growth methods for device applications. In order to increase density of nanowire, we propose a method for enhancing compressive stress which is a driving force for nanowire growth. In this work, we report that the compressive stress can be controlled by modifying a substrate structure. A combination of photolithography and a reactive ion etching technique was used to fabricate patterns on a Si substrate. It was found that the nanowire density of a Bi film grown on $100{\mu}m{\times}100{\mu}m$ pattern Si substrate increased over seven times higher than that of a Bi sample grown on a normal substrate. Our results show that density of nanowire can be enhanced by sidewall effect in optimized proper pattern sizes for the Bi nanowire growth.

• 한국전기전자재료학회논문지
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• 제13권9호
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• pp.729-734
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• 2000

Recently, Very Large Scale Integrated (VLSI) circuit & deep-submicron bulk Complementary Metal Oxide Semiconductor(CMOS) devices require gate electrode materials such as metal-silicide, Titanium-silicide for gate oxides. Many previous authors have researched the improvement sub-micron gate oxide quality. However, few have reported on the electrical quality and reliability on the ultra thin gate oxide. In this paper, at first, I recommand a novel shallow trench isolation structure to suppress the corner metal-oxide semiconductor field-effect transistor(MOSFET) inherent to shallow trench isolation for sub 0.1${\mu}{\textrm}{m}$ gate oxide. Different from using normal LOCOS technology deep-submicron CMOS devices using novel Shallow Trench Isolation(STI) technology have a unique"inverse narrow-channel effects"-when the channel width of the devices is scaled down, their threshold voltage is shrunk instead of increased as for the contribution of the channel edge current to the total channel current as the channel width is reduced. Secondly, Titanium silicide process clarified that fluorine contamination caused by the gate sidewall etching inhibits the silicidation reaction and accelerates agglomeration. To overcome these problems, a novel Two-step Deposited silicide(TDS) process has been developed. The key point of this process is the deposition and subsequent removal of titanium before silicidation. Based on the research, It is found that novel STI structure by the SEM, in addition to thermally stable silicide process was achieved. We also obtained the decrease threshold voltage value of the channel edge. resulting in the better improvement of the narrow channel effect. low sheet resistance and stress, and high threshold voltage. Besides, sheet resistance and stress value, rms(root mean square) by AFM were observed. On the electrical characteristics, low leakage current and trap density at the Si/SiO$_2$were confirmed by the high threshold voltage sub 0.1${\mu}{\textrm}{m}$ gate oxide.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.463-463
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• 2012

ITRS (international technology roadmap for semiconductors)에 따르면 MOS(metal-oxide-semiconductor)의 CD (critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/$SiO_2$를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두된다고 보고하고 있다. 일반적으로 high-k dielectric를 식각시 anisotropic 한 식각 형상을 형성시키기 위해서 plasma를 이용한 RIE (reactive ion etching)를 사용하고 있지만 PIDs (plasma induced damages)의 하나인 PIED (plasma induced edge damage)의 발생이 문제가 되고 있다. PIED의 원인으로 plasma의 direct interaction을 발생시켜 gate oxide의 edge에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 high-k dielectric의 식각공정에 HDP (high density plasma)의 ICP (inductively coupled plasma) source를 이용한 원자층 식각 장비를 사용하여 PIED를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. One-monolayer 식각을 위한 1 cycle의 원자층 식각은 총 4 steps으로 구성 되어 있다. 첫 번째 step은 Langmuir isotherm에 의하여 표면에 highly reactant atoms이나 molecules을 chemically adsorption을 시킨다. 두 번째 step은 purge 시킨다. 세 번째 step은 ion source를 이용하여 발생시킨 Ar low energetic beam으로 표면에 chemically adsorbed compounds를 desorption 시킨다. 네 번째 step은 purge 시킨다. 결과적으로 self limited 한 식각이 이루어짐을 볼 수 있었다. 실제 공정을 MOS의 high-k dielectric에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU (North Carolina State University) CVC model로 구한 EOT (equivalent oxide thickness)는 변화가 없으면서 mos parameter인 Ion/Ioff ratio의 증가를 볼 수 있었다. 그 원인으로 XPS (X-ray photoelectron spectroscopy)로 gate oxide의 atomic percentage의 분석 결과 식각 중 발생하는 gate oxide의 edge에 trap의 감소로 기인함을 확인할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.287-287
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• 2011

ITRS(international technology roadmap for semiconductors)에 따르면 MOS (metal-oxide-semiconductor)의 CD(critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/SiO2를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두되고 있다. 일반적으로 metal gate를 식각시 정확한 CD를 형성시키기 위해서 plasma를 이용한 RIE(reactive ion etching)를 사용하고 있지만 PIDs(plasma induced damages)의 하나인 PICD(plasma induced charging damage)의 발생이 문제가 되고 있다. PICD의 원인으로 plasma의 non-uniform으로 locally imbalanced한 ion과 electron이 PICC(plasma induced charging current)를 gate oxide에 발생시켜 gate oxide의 interface에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 metal gate의 식각공정에 HDP(high density plasma)의 ICP(inductively coupled plasma) source를 이용한 중성빔 시스템을 사용하여 PICD를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. 식각공정조건으로 gas는 HBr 12 sccm (80%)와 Cl2 3 sccm (20%)와 power는 300 w를 사용하였고 200 eV의 에너지로 식각공정시 TEM(transmission electron microscopy)으로 TiN의 anisotropic한 형상을 볼 수 있었고 100 eV 이하의 에너지로 식각공정시 하부층인 HfO2와 높은 etch selectivity로 etch stop을 시킬 수 있었다. 실제 공정을 MOS의 metal gate에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU(North Carolina State University) CVC model로 effective electric field electron mobility를 구한 결과 electorn mobility의 증가를 볼 수 있었고 또한 mos parameter인 transconductance (Gm)의 증가를 볼 수 있었다. 그 원인으로 CP(Charge pumping) 1MHz로 gate oxide의 inteface의 분석 결과 이러한 결과가 gate oxide의 interface trap양의 감소로 개선으로 기인함을 확인할 수 있었다.

• 한국진공학회지
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• 제20권3호
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• pp.182-188
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• 2011

탄소가 없는 폴리실라잔 계와 탄소가 함유된 폴리메틸 실라잔 계 전구체를 실리콘 기판에 스핀코팅하고 $150^{\circ}C$, $400^{\circ}C$, $850^{\circ}C$에서 열처리하여 형성된 박막의 물리적 화학적 특성을 평가하였다. 프리에 변환 적외선 분광, 수축 율, 갭-충진, 식각속도 등을 평가하여 박막형성과 형성된 박막의 물리화학적 특성에 미치는 탄소의 영향을 고찰하였다. 탄소함유 전구체는 (탄소가 없는 전구체보다) $400^{\circ}C$에서 질소, 수소, 탄소의 휘발량이 더 적고 산소 흡수량이 더 적어서 (15.6%)보다 낮은 14.5% 두께 수축을 나타내었으나, $800^{\circ}C$에서는 휘발 량이 더 많고 산소 흡수량도 더 많아져 (19.4%)보다 높은 37.4% 두께 수축을 나타냈다. 프리에 변환 적외선 분광분석결과, 전구체내의 탄소는 Spin-on dielectric (SOD) 박막으로 하여금 Si-O 결합형성을 적게, 박막특성을 불균일하게, 그리고 화학 용액에 더 빨리 식각되도록 만들었다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2003년도 춘계학술발표회 초록집
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• pp.41-41
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• 2003

텅스텐(W)은 높은 thermal stability 와 process compatibility 및 우수한 corrosion r resistance 둥으로 integrated circuit (IC)의 gate 및 interconnection 둥으로의 활용이 대두되고 있으며, 차세대 thin film transistor liquid crystal display (TFT-LCD)의 gate 및 interconnection m materials 둥으로 사용되고 았다. 그러나, 이러한 장점을 가지고 있는 팅스텐 박막이 실제 공정상에 적용되가 위해서는 건식 식각이 주로 사용되는데, 이는 wet chemical 을 이용한 습식 식각을 사용할 경우 낮은 etch rate, line width 의 감소 및 postetch residue 잔류 동의 문제가 발생하기 때문이다. 또한 W interconnection etching 을 하기 위해서는 높은 텅스텐 박막의 etch rate 과 하부 layer ( (amorphous silicon 또는 poly-SD와의 높은 etch selectivity 가 필수적 이 라 할 수 있다. 그러 나, 지금까지 연구되어온 결과에 따르면 텅스탠과 하부 layer 와의 etch selectivity 는 2 이하로 매우 낮게 관찰되고 았으며, 텅스텐의 etch rate 또한 150nm/min 이하로 낮은 값을 나타내고 있다. 따라서 본 연구에서는 halogen-based inductively coupled plasma 를 이용하여 텅스텐 박막 식각시 여러 가지 첨가 가스에 따른 높은 텅스탠 박막의 etch rate 과 하부 layer 와의 높은 etch s selectivity 를 얻고자 하였으며, 그에 따른 식각 메커니즘에 대하여 알아보고자 하였다. $CF_4/Cl_2$ gas chemistry 에 첨 가 가스로 $N_2$와 Ar을 첨 가할 경 우 텅 스텐 박막과 하부 layer 간의 etch selectivity 증가는 관찰되지 않았으며, 반면에 첨가 가스로 $O_2$를 사용할 경우, $O_2$의 첨가량이 증가함에 따라 etch s selectivity 는 계속적으로 증가렴을 관찰할 수 있었다. 이는 $O_2$ 첨가에 따라 형성되는 WOF4 에 의한 텅스텐의 etch rates 의 감소에 비하여, $Si0_2$ 등의 형성에 의한 poly-Si etch rates 이 더욱 크게 감소하였기 때문으로 사료된다. W 과 poly-Si 의 식각 특성을 이해하기 위하여 X -ray photoelectron spectroscopy (XPS)를 사용하였으며, 식각 전후의 etch depth 를 측정하기 위하여 stylus p pmfilometeT 를 이용하였다.

• 대한금속재료학회지
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• 제48권7호
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• pp.667-673
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• 2010

Copper filling into TSV (through-silicon-via) and reduction of the filling time for the three dimensional chip stacking were investigated in this study. A Si wafer with straight vias - $30\;{\mu}m$ in diameter and $60\;{\mu}m$ in depth with $200\;{\mu}m$ pitch - where the vias were drilled by DRIE (Deep Reactive Ion Etching) process, was prepared as a substrate. $SiO_2$, Ti and Au layers were coated as functional layers on the via wall. In order to reduce the time required complete the Cu filling into the TSV, the PPR (periodic pulse reverse) wave current was applied to the cathode of a Si chip during electroplating, and the PR (pulse-reverse) wave current was also applied for a comparison. The experimental results showed 100% filling rate into the TSV in one hour was achieved by the PPR electroplating process. At the interface between the Cu filling and Ti/ Au functional layers, no defect, such as a void, was found. Meanwhile, the electroplating by the PR current showed maximum 43% filling ratio into the TSV in an hour. The applied PPR wave form was confirmed to be effective to fill the TSV in a short time.

• 반도체디스플레이기술학회지
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• 제20권4호
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• pp.72-77
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• 2021

The radial distribution of etch rate was analyzed using the ion energy flux model in VHF-CCP. In order to exclude the effects of polymer passivation and F radical depletion on the etching. The experiment was performed in Ar/SF6 plasma with an SF6 molar ratio of 80% of operating pressure 10 and 20 mTorr. The radial distribution of Ar/SF6 plasma was diagnosed with RF compensated Langmuir Probe(cLP) and Retarding Field Energy Analyzer(RFEA). The radial distribution of ion energy flux was calculated with Bohm current times the sheath voltage which is determined by the potential difference between the plasma space potential (measured by cLP) and the surface floating potential (by RFEA). To analyze the etch rate uniformity, Si coupon samples were etched under the same condition. The ion energy flux and the etch rate show a close correlation of more than 0.94 of R² value. It means that the etch rate distribution is explained by the ion energy flux.