• 한국재료학회지
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• 제18권5호
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• pp.272-276
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• 2008

In submicron MOSFET devices, maintaining the ratio between the channel length (L) and the channel depth (D) at 3 : 1 or larger is known to be critical in preventing deleterious short-channel effects. In this study, n-type SOI-MOSFETs with a channel length of $0.1\;{\mu}m$ and a Si film thickness (channel depth) of $0.033\;{\mu}m$ (L : D = 3 : 1) were virtually fabricated using a TSUPREM-4 process simulator. To form functioning transistors on the very thin Si film, a protective layer of $0.08\;{\mu}m$-thick surface oxide was deposited prior to the source/drain ion implantation so as to dampen the speed of the incoming As ions. The p-type boron doping concentration of the Si film, in which the device channel is formed, was used as the key variable in the process simulation. The finished devices were electrically tested with a Medici device simulator. The result showed that, for a given channel doping concentration of $1.9{\sim}2.5\;{\times}\;10^{18}\;cm^{-3}$, the threshold voltage was $0.5{\sim}0.7\;V$, and the subthreshold swing was $70{\sim}80\;mV/dec$. These value ranges are all fairly reasonable and should form a 'magic region' in which SOI-MOSFETs run optimally.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.24-31
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• 2003

Super-steep retrograded channel (SSR)을 갖는 bulk MOSFET, fully-depleted SOI, double-gate MOSFET 구조에 대하여 단채널 효과를 비교 분석하였다. Evanescent-mode를 이용하여, 각 소자 구조에 대한 characteristics scaling-length (λ)를 추출할 수 있는 수식을 유도하고 추출된 λ의 정확도를 소자 시뮬레이션 결과와 비교하여 검증하였다. 70 nm CMOS 기술에 사용 가능하도록 단채널 효과를 효과적으로 제어하기 위해서는 최소 게이트 길이가 5λ 이상이어야 하며 SSR 소자의 공핍층 두께는 약 30 nm 정도로 스케일링되어야 한다. High-κ 절연막은 equivalent SiO2 두께를 매우 작게 유지하지 않을 경우 절연막을 통한 드레인 전계의 침투 때문에 소자를 스케일링하는데 제한을 갖는다.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.9-14
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• 2004

매몰 산화층 밑의 실리콘 기판에 자기정렬 방법으로 ground plane 전극을 만든 SOI MOSFET의 단채널 현상과 Punchthrough 특성을 측정·분석하였다. 채널 길이가 $0.2{\mu}m$ 이하의 소자에서는 GP-SOI 소자가 FD-SOI 소자보다 채널 길이에 따른 문턱전압 저하 및 subthreshold swing이 작고 DIBL 현상이 크게 개선됨을 알 수 있었다. 기판전압에 따른 문턱전압 특성으로부터 GP-SOI 소자의 body factor가 FD-SOI 소자보다 큰 것을 알 수 있었다. 그리고 punchthrough 전압 특성으로부터 GP-SOI 소자의 punchthrough 전압이 FD-SOI 소자보다 큰 것을 알 수 있었다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.200-204
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• 2012

This study has presented the analysis of breakdown voltage for a double-gate metal-oxide semiconductor field-effect transistor (MOSFET) based on the doping distribution of the Gaussian function. The double-gate MOSFET is a next generation transistor that shrinks the short channel effects of the nano-scaled CMOSFET. The degradation of breakdown voltage is a highly important short channel effect with threshold voltage roll-off and an increase in subthreshold swings. The analytical potential distribution derived from Poisson's equation and the Fulop's avalanche breakdown condition have been used to calculate the breakdown voltage of a double-gate MOSFET for the shape of the Gaussian doping distribution. This analytical potential model is in good agreement with the numerical model. Using this model, the breakdown voltage has been analyzed for channel length and doping concentration with parameters such as projected range and standard projected deviation of Gaussian function. As a result, since the breakdown voltage is greatly changed for the shape of the Gaussian function, the channel doping distribution of a double-gate MOSFET has to be carefully designed.

• 한국정보통신학회논문지
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• 제14권10호
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• pp.2305-2309
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• 2010

본 연구에서는 상단게이트와 하단게이트를 갖는 더블게이트 MOSFET에서 채널길이와 채널두께의 비에 따른 문턱전압의 변화에 대하여 분석하였다. 더블게이트 MOSFET는 두개의 게이트를 가지고 있기 때문에 전류제어 능력이 기존 MOSFET의 두배에 가깝고 나노소자에서 단채널효과를 감소시킬 수 있다는 장점이 있다. MOSFET에서 채널길이와 채널두께는 소자의 크기를 결정하며 단채널효과에 커다란 영향을 미치고 있다. 채널길이가 짧아지면 서 채널두께와의 비에 따라 단채널효과 중 문턱전압의 변화가 크게 영향을 받고 있다. 그러므로 이 연구에서는 DGMOSFET에서 채널길이와 채널두께의 비를 변화시키면서 문턱전압의 변화와 드레인 유기장벽감소현상을 분석할 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.765-767
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• 2010

본 연구에서는 상단게이트와 하단게이트를 갖는 더블게이트 MOSFET에서 채널길이와 채널두께의 비에 따른 문턱전압의 변화에 대하여 분석하였다. 더블게이트 MOSFET는 두개의 게이트를 가지고 있기 때문에 전류제어 능력이 기존 MOSFET의 두배에 가깝고 나노소자에서 단채널효과를 감소시킬 수 있다는 장점이 있다. MOSFET에서 채널길이와 채널두께는 소자의 크기를 결정하며 단채널효과에 커다란 영향을 미치고 있다. 채널길이가 짧아지면서 채널두께와의 비에 따라 단채널효과 중 문턱전압의 변화가 크게 영향을 받고 있다. 그러므로 이 연구에서는 DGMOSFET에서 채널길이와 채널두께의 비를 변화시키면서 문턱전압의 변화를 분석할 것이다.

• Journal of Information Processing Systems
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• 제17권5호
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• pp.867-878
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• 2021

In context awareness and user intention tasks, dataset construction is expensive because specific domain data are required. Although pretraining with a large corpus can effectively resolve the issue of lack of data, it ignores domain knowledge. Herein, we concentrate on data domain knowledge while addressing data scarcity and accordingly propose a multi-channel long short-term memory (LSTM). Because multi-channel LSTM integrates pretrained vectors such as task and general knowledge, it effectively prevents catastrophic forgetting between vectors of task and general knowledge to represent the context as a set of features. To evaluate the proposed model with reference to the baseline model, which is a single-channel LSTM, we performed two tasks: voice phishing with context awareness and movie review sentiment classification. The results verified that multi-channel LSTM outperforms single-channel LSTM in both tasks. We further experimented on different multi-channel LSTMs depending on the domain and data size of general knowledge in the model and confirmed that the effect of multi-channel LSTM integrating the two types of knowledge from downstream task data and raw data to overcome the lack of data.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.163-166
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• 2004

모바일향 90nm DRAM을 개발하기 위하여 비대칭 채널 구조를 갖는 Recess Channel Array Transistor (RCAT)로 cell transistor를 구현하였다. DRAM cell transistor에서 junction leakage current 증가는 DRAM retention time 열화에 심각한 영향을 미치는 요인으로 알려져 있으며, DRAM의 minimum feature size가 점점 감소함에 따라 short channel effect의 영향으로 junction leakage current는 더욱 더 증가하게 된다. 본 실험에서는 short channel effect의 영향에 의한 junction leakage current를 감소시키기 위하여 Recess Channel Array Transistor를 도입하였고, cell transistor의 채널 영역을 비대칭으로 형성하여 data retention time을 증가시켰다. 비대칭 채널 구조을 이용하여 Recess Channel Array Transistor를 구현한 결과, sub-threshold 특성과 문턱전압, Body effect, 그리고, GIDL 특성에는 큰 유의차가 보이지 않았고, I-V특성인 드레인 포화전류(IDS)는 대칭 채널 구조인 transistor 대비 24.8% 정도 증가하였다. 그리고, data retention time은 2배 정도 증가하였다. 본 실험에서 얻은 결과는 향후 저전압 DRAM 개발과 응용에 상당한 기여를 할 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.21-28
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• 2008

본 논문에서는 단 채널 GaAs MESFET의 포화영역에서의 I-V 특성을 도출하기 위한 해석적 모델을 제안하였다. 기존의 단 채널 GaAs MESFET에 대한 해석이 채널 pinch-off의 개념이 도입되는 모델이었던 반면, 본 논문에서는 저자의 소도 포화 영역이 유한한 채널 폭을 갖으면서 전류 연속 조건을 만족하도록 공핍영역의 2차원 전위 분포 식을 도출하였다. 또한 소도 포화영역의 길이를 채널 전체 길이, 채널 도핑 농도, 게이트 전압 및 드레인 전압의 함수로 도출하여 포화영역에서의 Early 효과를 보다 합리적으로 설명할 수 있음을 보이고 있다.

• 한국전기전자재료학회논문지
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• 제34권2호
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• pp.142-147
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• 2021

We present a subthreshold swing model for a symmetric junctionless double gate MOSFET. The scale length λ1 required to obtain the potential distribution using the Poisson's equation is a criterion for analyzing the short channel effect by an analytical model. In general, if the channel length Lg satisfies Lg > 1.5λ1, it is known that the analytical model can be sufficiently used to analyze short channel effects. The scale length varies depending on the channel and oxide thickness as well as the dielectric constant of the channel and the oxide film. In this paper, we obtain the scale length for a constant permittivity (silicon and silicon dioxide), and derive the relationship between the scale length and the channel length satisfying the error range within 5%, compared with a numerical method. As a result, when the thickness of the oxide film is reduced to 1 nm, even in the case of Lg < λ1, the analytical subthreshold swing model proposed in this paper is observed to satisfy the error range of 5%. However, if the oxide thickness is increased to 3 nm and the channel thickness decreased to 6 nm, the analytical model can be used only for the channel length of Lg > 1.8λ1.