Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference (한국전기전자재료학회:학술대회논문집)
- 2004.11a
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- Pages.163-166
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- 2004
A study of Recess Channel Array Transistor with asymmetry channel for high performance and low voltage Mobile 90nm DRAMs
고성능 저전압 모바일향 90nm DRAM을 위한 비대칭 채널구조를 갖는 Recess Channel Array Transistor의 제작 및 특성
- Kim, S.B. (DRAM PA Team, Samsung Electronics) ;
- Lee, J.W. (DRAM PA Team, Samsung Electronics) ;
- Park, Y.K. (DRAM PA Team, Samsung Electronics) ;
- Shin, S.H. (DRAM PA Team, Samsung Electronics) ;
- Lee, E.C. (DRAM PA Team, Samsung Electronics) ;
- Lee, D.J. (DRAM PA Team, Samsung Electronics) ;
- Bae, D.I. (DRAM PA Team, Samsung Electronics) ;
- Lee, S.H. (DRAM PA Team, Samsung Electronics) ;
- Roh, B.H. (DRAM PA Team, Samsung Electronics) ;
- Chung, T.Y. (DRAM PA Team, Samsung Electronics) ;
- Kim, G.H. (Sungkyunkwan Univ.)
- 김상범 (삼성전자 DS총괄 DRAM PA팀) ;
- 이진우 (삼성전자 DS총괄 DRAM PA팀) ;
- 박양근 (삼성전자 DS총괄 DRAM PA팀) ;
- 신수호 (삼성전자 DS총괄 DRAM PA팀) ;
- 이은철 (삼성전자 DS총괄 DRAM PA팀) ;
- 이동준 (삼성전자 DS총괄 DRAM PA팀) ;
- 배동일 (삼성전자 DS총괄 DRAM PA팀) ;
- 이상현 (삼성전자 DS총괄 DRAM PA팀) ;
- 노병혁 (삼성전자 DS총괄 DRAM PA팀) ;
- 정태영 (삼성전자 DS총괄 DRAM PA팀) ;
- 김길호 (성균관대학교 정보통신공학부)
- Published : 2004.11.11
Abstract
모바일향 90nm DRAM을 개발하기 위하여 비대칭 채널 구조를 갖는 Recess Channel Array Transistor (RCAT)로 cell transistor를 구현하였다. DRAM cell transistor에서 junction leakage current 증가는 DRAM retention time 열화에 심각한 영향을 미치는 요인으로 알려져 있으며, DRAM의 minimum feature size가 점점 감소함에 따라 short channel effect의 영향으로 junction leakage current는 더욱 더 증가하게 된다. 본 실험에서는 short channel effect의 영향에 의한 junction leakage current를 감소시키기 위하여 Recess Channel Array Transistor를 도입하였고, cell transistor의 채널 영역을 비대칭으로 형성하여 data retention time을 증가시켰다. 비대칭 채널 구조을 이용하여 Recess Channel Array Transistor를 구현한 결과, sub-threshold 특성과 문턱전압, Body effect, 그리고, GIDL 특성에는 큰 유의차가 보이지 않았고, I-V특성인 드레인 포화전류(IDS)는 대칭 채널 구조인 transistor 대비 24.8% 정도 증가하였다. 그리고, data retention time은 2배 정도 증가하였다. 본 실험에서 얻은 결과는 향후 저전압 DRAM 개발과 응용에 상당한 기여를 할 것으로 기대된다.