• 전기전자학회논문지
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• 제3권1호
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• pp.141-149
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• 1999

차세대 고속 데이터 전송을 위해 연구되고 있는 MC-CDMA 방식은 이동통신환경에서 송신 신호의 주기가 채널의 지연확산보다 충분히 크지 않으면 심볼간의 간섭이 발생하여 성능이 열화된다. 본 논문에서는 이러한 문제점을 해결하기 위해 직 병렬 변환기를 통과시킴으로써 채널의 지연확산보다 충분히 큰 주기 신호를 만들고, 직 병렬 변환기의 서브채널 수에 따라 스펙트럼 효율을 가변적으로 높일 수 있다. 또한 이동통신환경에서 성능향상을 위해 MC-CDMA에 병렬 주파수 다이버시티 블럭을 첨가한다. 제안된 모델의 스펙트럼 효율을 계산하여 MC-CDMA의 스펙트럼 효율과 비교하고, 다중 경로 레일리 페이팅 채널 모델에서 성능 향상을 시뮬레이션을 통해 검증한다.

• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.128-133
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• 2006

본 논문에서는 고속 통신용 인터페이스 회로를 RMVL(redundant multi-valued logic)을 이용하여 CMOS 회로로 설계하였다 설계한 1:4 디멀티플렉서 (demuitiplexer, serial-parallel convertor)는 직렬 데이터를 병렬 redundant 다치 데이터로 변환하는 부호화 회로와 redundant 다치 데이터를 병렬 이진 데이터로 변환하는 복호화 회로로 구성된다. 이 회로는 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, 기존의 이진 논리회로보다 고속 동작을 한다. 이 회로는 3.3V의 공급전원에서 4.5Gb/s 이상의 동작속도와 53mW의 전력소모를 가지며, 동작속도는 0.35um 공정이 가지는 최대 주파수에 의해 제한된다. 설계한 회로가 높은 동작 주파수를 가지는 미세공정상에서 사용될 경우 100b/s 이상의 고속 통신용 인터페이스 구현이 가능하다.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권11호
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• pp.768-775
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• 2004

The SSA technique in the digital circuit test is required to be repeated the input pattern stream to n bits output nodes n times in case of using a multiplexor. Because the method adopting a parallel/serial bit convertor to remove this inefficiency has disadvantage of requiring the test time n times for a pattern, the test strategy is required, which can enhance the test productivity by reducing the test time based on simplified fault detection mechanism. Accordingly, this paper proposes a test strategy which enhances the test productivity and efficiency by appling PAS (Parallel Signature Analysis) technique to those after analyzing the structure and characteristics of the digital devices including TTL and CMOS family ICs as well as ROM and RAM. The PSA technique identifies the faults by comparing the reminder from good device with reminder from the tested device. At this time, the reminder is obtained by enforcing the data stream obtained from output pins of the tested device on the LFSR(Linear Feedback Shift Resister) representing the characteristic equation. Also, the method to obtain the optimal signature analyzer is explained by furnishing the short bit input streams to the long bit input streams to the LFSR having 8, 12, 16, 20bit input/output pins and by analyzing the occurring probability of error which is impossible to detect. Finally, the effectiveness of the proposed test strategy is verified by simulating the stuck at 1 errors or stuck at 0 errors for several devices on typical 8051 digital board.

• 한국통신학회논문지
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• 제23권4호
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• pp.932-939
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• 1998

본 논문에서는 멀티미디어 전송을 위해 제안된 멀티코드 CDMA 방식의 성능을 분석하였다. 다양한 비트 속도를 갖는 서비스를 제공하는 동시에 스펙트럼 효율이 좋은 멀티코드 CDMA 방식의 성능을 다중경로 환경에서 주파수 선택적, 느린 페이딩시에 수선신호의 진폭이 레일리 분포를 한다고 가정할 때 신호 대 잡음비를 유도하여 평균 에러 확률을 구하였다. 또한 다중경로에서 성능이 우수한 최대비 합성 레이크 수신기를 사용하였으며, 현실적인 무선 채널 환경을 고려하기 위하여 JTC의 무선 채널 모델(JTC(AIR) 23-065R6)을 적용하였다. 입력 데이터 신호가 2 Mbits/s, 각 가지(branch)의 비트 속도가 100 kbits/s인 경우를 계산 하였고, 그 결과 가장 빈번히 발생되는 채널 A의 경우에 $1{\times}10^{-3}$의 평균 에러 확률을 유지하기 위하여 레이크 수선기의 핑거를 모든 경로수 만큼 사용할 때 보다 하드웨어 복잡도를 줄이기 위하여 레이크 수신기의 핑거를 3개 사용할 때의 $E_{b}/N_O$값이 OdB~1.5dB의 비교적 적은 값이 더 요구됨을 알 수 있었다.