• 대한전자공학회논문지SD
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• 제41권10호
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• pp.1-7
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• 2004

SOI 구조에서 형성된 MOS 트랜지스터의 장점과 strained Si에서 전자의 이동도가 향상되는 효과를 동시에 고려하기 위해 buried oxide(BOX)층과 Top Si층 사이에 Ge을 삽입하여 strained Si/relaxed SiGe/SiO₂Si 구조를 형성하고 strained Si fully depletion(FD) n-MOSFET를 제작하였다. 상부 strained Si층과 하부 SiGe층의 두께의 합을 12.8nm로 고정하고 상부 strained Si 층의 두께에 변화를 주어 두께의 변화가 electron mobility에 미치는 영향을 분석하였다. Strained Si/relaxed SiGe/SiO2/Si (strained Si/SGOI) 구조위의 FD n-MOSFET의 전자 이동도는 Si/SiO₂/Si (SOI) 구조위의 FD n-MOSFET 에 비해 30-80% 항상되었다. 상부 strained Si 층과 하부 SiGe 층의 두께의 합을 12.8nm 로 고정한 shrined Si/SGOI 구조 FD n-MOSFET에서 상부층 strained Si층의 두께가 감소하면 하부층 SiGe 층 두께 증가로 인한 Ge mole fraction이 증가함에 의해 inter-valley scattering 이 감소함에도 불구하고 n-channel 층의 전자이동도가 감소하였다. 이는 strained Si층의 두께가 감소할수록 2-fold valley에 있는 전자가 n-channel 층에 더욱더 confinement 되어 intra-valley phonon scattering 이 증가하여 전자 이동도가 감소함이 이론적으로 확인되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1992년도 하계학술대회 논문집 B
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• pp.806-808
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• 1992

This paper describes a buried-island SOI MOSFET structure which can reduce the edge channel effect by improving the interface properties at the side wall of active island and by reducing the strength of electric field applied at the upper corner of the side wall from the gate. Also, the buried-island SOl structure can obtain the uniform thickness of SOl film. The buried-island structure can be achieved by Zone- Melting-Recrystallization of polysilicon and polishing. Both simulated and experimental results show that the buried-island SOl NMOSFET has less edge channel effect than the conventional SOl NMOSFET using LOCOS or mesa isolation technique.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 하계학술대회 논문집
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• pp.741-744
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• 2001

This paper described on the fabrication of microstructures by DRIE(Deep Reactive Ion Etching). SOI(Si-on-insulator) electric devices with buried cavities are fabricated by SDB technology and electrochemical etch-stop. The cavity was fabricated the upper handling wafer by Si anisotropic etch technique. SDB process was performed to seal the fabricated cavity under vacuum condition at -760 mm Hg. In the SDB process, captured air and moisture inside of the cavities were removed by making channels towards outside. After annealing(1000$^{\circ}C$, 60 min.), the SDB SOI structure was thinned by electrochemical etch-stop. Finally, it was fabricated microstructures by DRIE as well as a accurate thickness control and a good flatness.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.10-10
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• 2010

ESD (Electrostatic Discharge) phenomenon occurs in everywhere and especially it damages to semiconductor devices. For ESD protection, there are some devices such as diode, GGNMOS (Gate-Grounded NMOS), SCR (Silicon-Controlled Rectifier), etc. Among them, diode and GGNMOS are usually chosen because of their small size, even though SCR has greater current capability than GGNMOS. In this paper, a novel SCR is proposed on the SOI (Silicon-On-Insulator) structure which has $1{\mu}m$ film thickness. In order to design and confirm the proposed SCR, TSUPREM4 and MEDICI simulators are used, respectively. According to the simulation result, although the proposed SCR has more compact size, it's electrical performance is better than electrical characteristics of conventional GGNMOS.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 C
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• pp.1578-1580
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• 2002

The breakdown and on-state characteristics of the multi-RESURF SOI LDMOSFET is presented. P-/n-epi layer thickness and doping concentration is varied from $2{\mu}m{\sim}5{\mu}m$ and $1{\times}10^{15}/cm^3{\sim}9{\times}10^{15}/cm^3$ to obtain optimum breakdown voltage and on-resistance. The breakdown and on-state characteristics of the device is verified by two-dimensional process simulator ATHENA and device simulator ATLAS.

• 한국전기전자재료학회논문지
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• 제19권9호
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• pp.813-817
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• 2006

In this paper, we analyzed the breakdown voltage and on-resistance of the multi-RESURF SOI LDMOSFET as a function of epi-layer concentration. P-/n-epi layer thickness and doping concentration of the proposed structure are varied from $2{\sim}5{\mu}m\;and\;1\{times}10^{15}/cm^{3}^{\sim}9\{times}10^{15}/cm^{3}$ to find optimum breakdown voltage and on-resistance of the proposed structure. The maximum breakdown voltage of the proposed structure is $224\;V\;at\;R_{on}=0.2{\Omega}-mon^{2}\;with\;P_{epi}=3\{times}10^{15}/cm^{3},\;N_{epi}=7\{times}10^{15}/cm^{3}\;and\;L_{epi}=10{\mu}m$. Characteristics of the device are verified by two-dimensional process simulator ATHENA and device simulator ATLAS.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
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• pp.239-242
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• 2004

We investigated the nanotopography impact on the post-chemical mechanical polishing (post-CMP) oxide thickness deviation(OTD) of ceria slurry with a surfactant. Not only the surfactant but also the slurry abrasive size influenced the nanotopography impact. The magnitude of the post-CMP OTD increased with adding the surfactant in the case of smaller abrasives, but it did not increase in the case of larger abrasives, while the magnitudes of the nanotopography heights are all similar. We created a one-dimensional numercal simulation of the nanotopography impact by taking account of the non-Prestonian behavior of the slurry, and good agreement with experiment results was obtained.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.110-111
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• 2006

이중 에피층을 가지는 SOI (Silicon-On-Insulator) RESURF(REduced SURface Field) LIGBT(Lateral Insulated Gate Bipolar Transistor) 소자의 에피층 두께에 따른 항복전압 특성을 분석하였다. 이중 에 피층 구조를 가지는 SOI RESURF LIGBT 소자는 전하보상효과를 얻기 위해 기존 LIGBT 소자의 n 에피로 된 영역을 n/p 에피층의 이중 구조로 변경한 소자로 n/p 에피층 영역내의 전하간 상호작용에 의해 에피 영역 전체가 공핍됨으로써 높은 에피 영역농도에서도 높은 항복전압을 얻을 수 있는 소자이다. 본 논문에서는 LIGBT 에피층의 전체 두께와 농도를 고정한 상태에서 n/p 에피층의 두께가 변하는 경우에 항복전압 특성의 변화에 대해 simulation을 통해 분석하였다.

• 전자공학회논문지T
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• 제35T권2호
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• pp.6-12
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• 1998

박막의 SOI(Silicon-On-Insulator) 소자는 짧은 채널 효과(short channel effect), subthreshold slope의 개선, 이동도 향상, latch-up 제거 등 많은 이점을 제공한다. 반면에 이 소자는 current kink effect와 같이 정상적인 소자 동작에 있어 주요한 저해 요소인 floating body effect를 나타낸다. 본 논문에서는 이러한 문제를 해결하기 위해 T-형 게이트 구조를 갖는 SOI NMOSFET를 제안하였다. T-형 게이트 구조는 일부분의 게이트 산화막 두께를 다른 부분보다 30nm 만큼 크게 하여 TSUPREM-4로 시뮬레이션 하였으며, 이것을 2D MEDICI mesh를 구성하여 I-V 특성 시뮬레이션을 시행하였다. 부분적으로 게이트 산화층의 두께가 다르기 때문에 게이트 전계도 부분적으로 차이가 발생되어 충격 이온화 전류의 크기도 줄어든다. 충격 이온화 전류가 감소한다는 것은 current kink effect가 감소하는 것을 의미하며, 이것을 MEDICI 시뮬레이션을 통해 얻어진 충격 이온화 전류 곡선, I-V 특성 곡선과 정공 전류의 분포 형태를 이용하여 제안된 구조에서 current kink effect가 감소됨을 보였다.

• 대한기계학회논문집B
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• 제41권6호
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• pp.409-414
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• 2017

본 연구의 목적은 실제 실리콘 박막 트랜지스터 내 포논 전달 특성을 이해하는 것이다. 이를 위해 박막 소자 내 열해석 예측 정확성이 검증된 전자-포논 상호작용 모델을 이용하여 반도체 산업에서 중요한 Silicon-on-Insulator(SOI) 시스템에 대한 다양한 조건에서 전자-포논 산란에 의한 Joule 가열 메커니즘의 고려하여 포논 전달 해석을 수행했다. 소자 장치 전원(device power)과 실리콘 층 두께 변화에 따른 포논의 평균자유행로(mean free path) 스펙트럼에 대한 열적 특성을 조사하여, 실제 SOI 소자 내 포논 전달을 이해했다. 이 결과는 SOI 소자의 신뢰성 설계 및 고효율 열소산(heat dissipation) 설계전략에 필요한 포논 전달 특성 이해에 활용될 수 있다.