• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 한국통신학회논문지
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• 제39B권4호
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• pp.242-250
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• 2014

정보보호 시스템의 수준 향상과 안전성 및 신뢰성 확보를 위해서는 암호 알고리즘 자체에 대한 검증뿐만 아니라 암호 알고리즘을 구현한 구현물에 대한 검증이 필요하다. 특히, 암호 알고리즘에 대해서 국내외적으로 폭 넓은 표준화가 진행되고 있으며, 이들 암호 알고리즘에 대한 기술 표준을 정확하게 구현하는 것은 정보보호 시스템의 안전성, 신뢰성 향상 및 정보보호 시스템 간의 상호 연동성 확보면에서 매우 중요하다. 따라서 본 논문에서는 X9.62 기술표준을 정확하게 준용하여 구현되었는지를 테스트할 수 있는 암호 알고리즘의 검증도구를 설계 및 구현하였다. 구현된 검증도구는 DES, SEED, AES, SHA-1/256/384/512, RSA-OAEP V2.0, V2.1, ECDSA, ECKCDSA, ECDH 등을 이용한 모든 정보보호 제품에 적용할 수 있다. 아울러 충분한 테스트 항목을 통해 검증의 정확성을 높였으며, 검증도구와 검증 대상이 온라인상에서 검증될 수 있도록 하였다.

• Journal of Ginseng Research
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• 제44권2호
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• pp.215-221
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• 2020

Background: Panax ginseng has been used for a variety of medical purposes in eastern countries for more than two thousand years. From the extensive experiences accumulated in its long medication use history and the substantial strong evidence in modern research studies, we know that ginseng has various pharmacological activities, such as antitumor, antidiabetic, antioxidant, and cardiovascular system-protective effects. The active chemical constituents of ginseng, ginsenosides, are rich in structural diversity and exhibit a wide range of biological activities. Methods: Ginsenoside constituents from P. ginseng flower buds were isolated and purified by various chromatographic methods, and their structures were identified by spectroscopic analysis and comparison with the reported data. The 3-(4,5-dimethyl-2-thiazolyl)-2,5-diphenyl-2H- tetrazolium bromide method was used to test their cytotoxic effects on three human cancer cell lines. Results: Six ginsenosides, namely 6'-malonyl formyl ginsenoside F₁ (1), 3β-acetoxyl ginsenoside F₁ (2), ginsenoside Rh₂₄ (6), ginsenoside Rh₂₅ (7), 7β-hydroxyl ginsenoside Rd (8) and ginsenoside Rh₂₆ (10) were isolated and elucidated as new compounds, together with four known compounds (3-5 and 9). In addition, the cytotoxicity of these isolated compounds was shown as half inhibitory concentration values, a tentative structure-activity relationship was also discussed based on the results of our bioassay. Conclusion: The study of chemical constituents was useful for the quality control of P. ginseng flower buds. The study on antitumor activities showed that new Compound 1 exhibited moderate cytotoxic activities against HL-60, MGC80-3 and Hep-G2 with half inhibitory concentration values of 16.74, 29.51 and 20.48 μM, respectively.

• 정보보호학회논문지
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• 제12권2호
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• pp.65-76
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• 2002

신상욱 등은 PKC'98에서 기존 RIPEMD-160, HAVAL, SHA-1와 같은 해쉬 함수의 장점을 이용하여 160비트의 출력 길이를 갖는 새로운 해쉬 함수를 제안하였다.$^{[1]}$ 최근 FSE 2002에서 한 대완 등은 PKC'98에 제안된 해쉬 함수의 부울 함수가 당초 설계자의 의도와는 달리 일부 부울 함수가 SAC(Strict Avalanche Criterian)을 만족하지 않음을 지적하고, 설계자의 의도에 맞게 모든 부울 함수가 SAC의 성질을 만족한다는 가정 하에, $2^{-30}$의 확률로 충돌 쌍을 찾는 공격방법을 제안하였다.$^{[2]}$ 본 논문에서는 위의 방법을 개선하여, PKC'98에서 제안된 해쉬 함수의 origin version의 전체라운드에 대해 2^{-37.13}$의 확률로 충돌 쌍을 찾을 수 있음을 보인다. 그리고 PKC'98에 제안된 해쉬 함수의 문제점이 메시지에 의존한 쉬프트 값의 사용에 있음을 지적한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 추계학술발표논문집(상)
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• pp.203-206
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• 2004

본 논문은 SoC 환경에서 암호화 알고리즘의 처리 성능을 향상시키기 위해 각 노드의 실행 시간을 비교하여 하드웨어와 소프트웨어로 codesign 하였다. 암호화 알고리즘으로서는 DES와 SHA-1을 통합 설계하여 적용하였다. 본 논문에서의 codesign 방법을 altera의 excalibur에서 구현하여 실행 시간 및 메모리 크기 그리고 회로의 게이트 크기를 비교 대상으로 하였다. 수행 결과에 따른 분석에 의하면 세가지 비교 대상에 최적화하여 codesign 성능을 찾을 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 추계학술발표논문집(상)
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• pp.207-210
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• 2004

IPsec(Internet Protocol Security protocol)에서는 기본적으로 4개의 암호 알고리즘(3-DES, AES, MD5, SHA-1)을 사용하고 있다. 본 논문은 4개의 암호 알고리즘을 효율적으로 통합 및 하드웨어로 설계하였으며 검증하였다. 그 결과 알고리즘을 각각 합친 경우보다 하드웨어에서의 크기를 줄일 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.406-408
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• 2004

인터넷 보안에 대한 중요성이 나날이 증가하고 있으며. 이러한 인터넷 보안 문제의 해결책으로 개발된 IPSec은 IP 계층에서 보안서비스를 제공하기 위하여 AH와 ESP를 사용하여 보안연계(Security Association) 서비스를 제공한다. 본 논문에서는 32-bit 데이터 베이스를 이용하여 새로운 AES로 채택된 Rijndael 암호 알고리즘과 HMAC-SHA-1 인증 알고리즘을 통합시킨 IPSec 암호 프로세서를 구현하였다. Xilinx ISE 5.2i를 사용하여 VHDL로 설계하였고, ModelSim으로 시뮬레이션 검증을 수행하였으며, Xilinx사의 Vertex XCV1000E로 구현하였다. 본 논문에서 구현한 IPSec 암호 프로세서는 WLAN이나 VPN, Firewall등에 응용될 수 있을 것이다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (C)
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• pp.289-291
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• 2003

Peer-to-Peer Network에서의 object위치 정보의 배치 및 라우팅 방법인 Chord시스템은 node ID와 object ID생성에 있어서 SHA-1과 같은 해쉬 함수를 사용한다. Chord object위치 정보 관리에 있어서 해쉬에 의해 저절로 load-balancing을 기대하나 실험에 의하면 노드별 load에는 상당한 편차가 있음이 나타난다. 그러므로 이 논문에서는 각 node간 협력을 통하여 보다 효과적인 load-balancing을 제공하는 CLCS 기법을 제안한다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.195-202
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• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.