Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

A 10b 200MS/s 75.6mW $0.76mm^2$ 65nm CMOS Pipeline ADC for HDTV Applications

HDTV 응용을 위한 10비트 200MS/s 75.6mW $0.76mm^2$ 65nm CMOS 파이프라인 A/D 변환기

  • Published : 2009.03.25
Download PDF
⟨ Previous Next ⟩

Abstract

This work proposes a 10b 200MS/s 65nm CMOS ADC for high-definition video systems such as HDTV requiring high resolution and fast operating speed simultaneously. The proposed ADC employs a four-step pipeline architecture to minimize power consumption and chip area. The input SHA based on four capacitors reduces the output signal range from $1.4V_{p-p}$ to $1.0V_{p-p}$ considering high input signal levels at a low supply voltage of 1.2V. The proposed three-stage amplifiers in the input SHA and MDAC1 overcome the low output resistance problem as commonly observed in a 65nm CMOS process. The proposed multipath frequency-compensation technique enables the conventional RNMC based three-stage amplifiers to achieve a stable operation at a high sampling rate of 200MS/s. The conventional switched-bias power-reduction technique in the sub-ranging flash ADCs further reduces power consumption while the reference generator integrated on chip with optional off-chip reference voltages allows versatile system a locations. The prototype ADC in a 65nm CMOS technology demonstrates a measured DNL and INL within 0.19LSB and 0.61LSB, respectively. The ADC shows a maximum SNDR of 54.BdB and 52.4dB and a maximum SFDR of 72.9dB and 64.8dB at 150MS/S and 200MS/s, respectively. The proposed ADC occupies an active die area of $0.76mm^2$ and consumes 75.6mW at a 1.2V supply voltage.

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

Keywords

References

  1. J. Li, G. Manganaro, M. Courcy, B. M. Min, L. Tomasi, A. Alam, and R. Taylor, "A 10b 170MS/s CMOS pipelined ADC featuring 84dB SFDR without calibration," in Symp. VLSI Circuits Dig. Tech Papers, June 2006, pp. 226-227 https://doi.org/10.1109/VLSIC.2006.1705392
  2. C. C. Hsu, C. C. Huang, Y. H. Lin, and C. C. Lee, "A 10b 200MS/s Pipelined Folding ADC," in Proc. European Solid-State Orcuits Conference, Sept. 2007, pp. 151-154 https://doi.org/10.1109/ESSCIRC.2007.4430268
  3. L. Sumanen, M. Waltari, and K. A. I. Halonen, "A 10-bit 200-MS/s CMOS parallel pipeline A/D converter," IEEE J. Solid-State Circuits, vol. 36, no. 7, pp. 1048-1055, July 2001 https://doi.org/10.1109/4.933460
  4. S. C. Lee, Y. D. Jeon, K. D. Kim, J. K. Kwon, J. D. Kim, J. W. Moon, and W. Y. Lee, "A 10b 205MS/s 1$mm^2$ 90nm CMOS pipeline ADC for flat-panel display applications," in ISSCC Dig. Tech Papers, Feb. 2007, pp. 458-615 https://doi.org/10.1109/ISSCC.2007.373492
  5. M. Boulernnakher, E. Andre, J. Roux, and F. Paillardet, "A 1.2V 4.5mW 10b 100MS/s pipeline ADC in a 65nm CMOS," in ISSCC Dig. Tech Papers, Feb. 2008, pp. 250-251 https://doi.org/10.1109/ISSCC.2008.4523151
  6. G. C. Ahn, P. K Hanumolu, M. G. Kim, S. Takeuchi, T. Sugimoto, K. Hamashita K. Takasuka, G. C. Temes, and U. K. Moon., "A 12b 10MS/s Pipelined ADC Using Reference Scaling," in Symp. VLSI Circuits Dig. Tech Papers, June 2006, pp. 220-221 https://doi.org/10.1109/VLSIC.2006.1705389
  7. J. Li and U. K. Moon, "A 1.8-V 67-mW 10-bit 100-MS/s Pipelined ADC Using Time-Shifted CDS Technique," IEEE J. Solid-State Circuits, vol. 39, no. 9, pp. 1468-1476, Sept. 2004 https://doi.org/10.1109/JSSC.2004.829378
  8. B. R. Gregoire and U. K. Moon, "An Over-60dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain," in ISSCC Dig. Tech Papers, Feb. 2008, pp. 540-541 https://doi.org/10.1109/ISSCC.2008.4523296
  9. K W. Hsueh, Y. K Chou, Y. H. Tu, Y. F. Chen, Y. L. Yang, and H. S. Li, "A 1V 11b 200MS/s Pipelined ADC with Digital Background Calibration in 65nrn CMOS," in ISSCC Dig. Tech Papers, Feb. 2008, pp. 546-547
  10. http://www.itrs.net
  11. R. Eschauzier and J. Huijsing, "Frequency Compensation Techniques for Low-Power Operational Amplifiers", Kluwer Academic Publisher, pp. 160-166, 1995
  12. S. C. Lee, K. D. Kim, J. K. Kwon, J. D. Kim, and S. H. Lee., "A 10bit 400MS/s 160mW 0.13um CMOS Dual-Channel Pipeline ADC Without Channel Mismatch Calibration," IEEE J. Solid-State Circuits, vol. 41, No.7, pp. 1596-1605, July 2006 https://doi.org/10.1109/JSSC.2006.873862
  13. D. J. Huber, R. J. Chandler, and A. A. Abidi, "A 10b 160MS/s 84mW 1V Subranging ADC in 90nm CMOS," in ISSCC Dig. Tech Papers, Feb. 2007, pp. 454-455 https://doi.org/10.1109/ISSCC.2007.373490
  14. S. C. Lee, G. H Kim, J. K. Kwon, J. D. Kim, and S. H. Lee, "Offset and Dynamic Gain -Mismatch Reduction Techniques for 10b 200MS/s Parallel Pipeline ADCs," in Proc. European Solid-State Circuits Conference, Sept. 2005, pp. 531-534
  15. B. Heroes, J. Bjorosen, T. N. Andersen, A, Vinje, H. Korsvoll, F. Telsto, A. Briskemyr, C. Holdo, and O. Moldsvor, "A 92.5mW 205MS/s 10b Pipeline IF ADC Implemented in 1.2V/3.3V 0.13um CMOS," in ISSCC Dig. Tech Papers, Feb. 2007, pp. 462-463
  16. J. Li, R. Leboeuf, M. Courcy, and G. Manganaro, "A 1.8V 10b 210MS/s CMOS Pipelined ADC Featuring 86dB SFDR without Calibration," in Proc. CICC, Sept. 2007, pp. 317-320 https://doi.org/10.1109/CICC.2007.4405742
  17. B. Hernes, A. Briskemyr, T. N. Andersen, F. Telsto, T. E. Bonnerud, and O. Moldsvor, "A 1.2V 220MS/s 10b pipeline ADC implemented in 0.13um digital CMOS," in ISSCC Dig. Tech Papers, Feb. 2004, pp. 256-257