Design of Hybrid Arbitration Policy and Analysis of Its Bus Efficiency and Request Time

하이브리드 버스중재방식의 설계 및 버스효율정과 요청시간에 대한 분석

  • Published : 2009.03.25

Abstract

We propose the novel Hybrid bus arbitration policy that prevents starvation phenomenon presented in fixed priority and effectively assigns a priority to each master by mixing fixed priority and round-robin arbitration policies. The proposed arbitration policy and the others were implemented through Verilog and mapped the design into Hynix 0.18um technology and compared about gate count and design overhead. In the results of performance analysis, we confirm that our proposed policy outperforms the others in the aspect of design complexity, timing margin, bus utilization, starvation prevention, request cycle and so on.

우리는 fixed priority 방식에서 나타나는 스타베이션 현상 방지와 각 마스터들에게 우선순위대로 효율적으로 버스 점유권을 할당하도록 하는 fixed priority 방식과 round-robin 방식을 혼재한 하이브리드 중재 방식을 제안하였다. 제안한 중재방식과 기존의 중재방식은 Verilog와 하이닉스 0.18um 기술의 설계라이브러리를 통해 수행되었으며, 게이트 수와 설계 오버헤드를 비교하였다. 성능 분석 결과, 설계 복잡도, 타이밍 마진, 버스 점유율, 스타베이션 방지, 요청사이클 등에서 하이브리드 중재 방식이 다른 중재방식보다 성능이 우수하였음을 확인하였다.

Keywords

References

  1. L. Benini and G. D. Micheli, "Networks on chips: A new SoC paradigm", IEEE Comput., vol.35, pp.70-78, Jan. 2002 https://doi.org/10.1109/2.976921
  2. M. Jun, K. Bang, H. Lee and E. Chung, 'Latency-aware bus arbitration for real-time embedded systems,' IEICE Trans. Inf. & Syst., vol. E90-D, no.3, 2007 https://doi.org/10.1093/ietisy/e90-d.3.676
  3. Y. Xu, L. Li, Ming-lun Gao, B.Zhand, Zhao-yu Jiand, Gao-ming Du, W. Zhang, "An Adaptive Dynamic Arbiter for Multi-Processor SoC", Solid-State and Integrated Circuit Technology International Conf., pp.1993-1996, 2006 https://doi.org/10.1109/ICSICT.2006.306551
  4. A. Bystrov, D.J .Kinniment and A. Yakovlev, "Priority Arbiters", in Proc. IEEE 6th internation Symp. ASYNC, pp.128-137, April. 2000 https://doi.org/10.1109/ASYNC.2000.836990
  5. K. Lahiri, A. Raghunathan, and G. Lakshminarayana, "The LOTTERYBUS On-Chip Communication Architecture", IEEE Trans. VLSI Systems, vol.14, no.6, 2006 https://doi.org/10.1109/TVLSI.2006.878210
  6. AMBA TM Specification(AHB) (Rev 2.0), ARM Ltd, May 1999
  7. 이국표, 윤영섭, "마스터와 슬레이브에 따른 싱글버스와 다중버스 토폴로지의 성능분석", 전자공학회논문지, 제45권 SD편 제9호, pp. 96-102, 2008
  8. K. Lahiri, A. Raghunathan, and G. Lakshminarayana, "The LOTTERYBUS On-Chip Communication Architecture", IEEE Trans. VLSI Systems, vol.14, no.6, 2006 https://doi.org/10.1109/TVLSI.2006.878210