• 대한전자공학회논문지SD
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• 제42권7호
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• pp.27-36
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• 2005

본 논문은 무선 및 초고속 광통신등 다양한 통신 시스템에서 사용되는 고속 Reed-Solomon (RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개한다. 특히 folding 기술을 이용하여 높은 처리율(throughput)과 적은 하드웨어 복잡도(hardware complexity)를 가지고 있는 새로운 PrME (Pipelined recursive Modified Euclidean) 구조를 제안한다 제안된 PrME 구조는 일반적으로 사용되는 systolic-array 그리고 완전한 병렬(fully-parallel) 구조와 비교하여 하드웨어 복잡도를 약 80$\%$정도 줄일 수 있다. 제안된 RS 복호기는 1.2 V의 공급전압과 0.13-um CMOS 기술을 사용하여 설계하고 구현하였는데, 총 24,600개의 게이트수, 5-Gbit/s의 데이터 처리율과 클락 주파수 625 MHz에서 동작함을 보여준다. 제안된 면적 효율적인 PrME 구조에 기반한 RS 복호기는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC구조 등에 바로 적용될 수 있을 것이다.

• 전자공학회논문지CI
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• 제38권4호
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• pp.22-32
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• 2001

본 논문에서는 주기가 긴 PN(Pseudo Noise) 확산부호의 DS-SS/CDMA(Direct Sequence Spread Spectrum Code Division Multiple Access) 시스템에서， 새로운 구조인 스위칭 방법 DMF(Digital Matched Filter)를 이용한 고속 PN 코드 동기포착시스템의 평균 포착시간과 하드웨어 설계를 제안한다. 실제로 DMF를 이용하는 PN 코드 동기포착시스템은 매우 복잡하고 비용이 높으며 많은 전력이 소모된다. 제안한 스위칭 방법을 이용한 PN 코드 동기포착시스템은 이러한 단점블을 극복할 수 있다. 띠라서， 하드웨어의 구조를 단순화시키고, 정합필터나 직렬 상관기를 사용하는 기존의 접근방식에 비하여 면적을 약 1/5로 적게 하면서 저전력을 얻을 수 있었다. 또한, 제안한 시스템 구조는 필터링 이후에 오는 제곱화로 생략될 수 있어 단순화되고 제어가 용이하다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권6호
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• pp.669-678
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• 2002

최근 시각 관련 측정기 개발에 대한 국내의 관심이 높아지고 있다. 이에 본 논문은 자동 시각 굴절력 곡률계의 전자 부문 소프트웨어와 하드웨어 시스템을 개발하였다. 광학 부문으로부터 나오는 영상 을 이용하여 전자 부문 시스템에서 내부 처리를 거친 후 정확한 시각 측정치를 검사자에게 알려 줄 수 있다면 잘못 측정되는 측정 횟수를 잠재적으로 크게 줄일 수 있을 것이다. 전자 부문 시스템은 소프트웨어와 하드웨어의 두 부분으로 나뉘어 개발되었는데, 소프트웨어 부분은 형태학적 필터링과 그레이 레벨의 신호 강조 기술 등을 이용하여 행해짐으로써, 보다 향상된 굴절력 치수를 도출할 수 있게 개발하였고, 하드웨어 부분은 기존의 시스템들과 동일한 기능을 수행함과 동시에 하드웨어의 변경 없이도 소프트웨어의 변경을 자유롭게 행할 수 있도록 구성하여 개발기간을 크게 줄일 수 있고 나아가 응용 확장 등도 용이하다는 장점을 가지게 되었다. 그리하여 전자 부문 시스템은 정확한 측정값 도출이 어려운 시각 영상에 적용되어 효과적으로 오차를 줄임으로써 보다 효율적인 시각 측정을 가능하게 하였다.

• 한국통신학회논문지
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• 제34권3A호
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• pp.265-271
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• 2009

본 논문은 위성방송 표준인 DVB-S2 (Digital Video Broadcasting - Second Generation)의 복조기 설계에서 중요한 부분 중의 하나인 초기 주파수 추정 회로를 효율적으로 설계하는 방법을 제안한다. DVB-D2에서 초기 주파수 오차는 심볼 전송률의 20%에 해당하며 심볼 전송률이 25Msps일 경우 ${\pm}5MHz$에 달한다. 이와 같이 큰 초기주파수 오차를 추정하기 위해서는 추정 범위가 넓은 알고리즘이 요구된다. 본 논문에서는 데이터 도움 방식의 알고리즘들을 분석하고 성능 비교한 결과 M&M (Mengali & Moreli) 알고리즘이 낮은 SNR에서 우수한 추정 성능을 보여줌을 확인하였다. M&M 알고리즘을 적용한 기존의 주파수 추정 회로는 하드웨어 복잡도가 높기 때문에 자기 상관기와 역 탄젠트기의 수를 줄임으로서 전체 초기 주파수 추정기의 하드웨어 복잡도를 낮추는 방법을 제안한다. 제안된 구조는 기존의 구조에 비해 하드웨어 복잡도가 약 64.5%정도 감소하였으며 Xilinx Virtex II FPGA 검증 보드를 이용하여 제안된 구조를 검증하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권11호
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• pp.271-276
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• 2019

LUT 기반의 S-Box를 사용하는 기존의 ARIA 알고리듬은 처리속도는 빠르지만 회로의 크기가 매우 커지게 되어 저면적이 요구되는 소형의 휴대용 기기에는 적용하기 어렵다. 본 논문에서는 하드웨어 면적의 감소를 위해 개선된 합성체 S-Box를 기반으로 한 최적의 ARIA 암호프로세서 설계를 제안한다. ARIA 알고리듬에서의 키 스케쥴링 과정에서 확산 및 치환 계층에서 반복적으로 사용한다. 여기에서는 또한, 키 스케쥴링 과정에서의 사용 면적을 최소화하는 방안으로 치환과 확산 계층에서 하드웨어 자원의 공유 방법을 제안한다. 설계된 ARIA 암호프로세서는 Verilog-HDL을 이용하여 회로를 기술하였고, Xilinx XC3S1500을 타겟으로 하여 논리 합성을 수행하였다. 설계된 시스템의 기능 검증을 위해 Mentor사의 Modelsim 10.4a 툴을 이용하여 논리 및 타이밍 시뮬레이션을 수행하였다.

• 한국전자통신학회논문지
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• 제17권1호
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• pp.173-180
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• 2022

근사 컴퓨팅은 효율적인 하드웨어 컴퓨팅 시스템을 설계하기 위한 유망한 방법이다. 근사 곱셈은 고성능, 저전력 컴퓨팅을 위한 근사 계산 방식에 사용되는 핵심적인 연산이다. 근사 4-2 compressor는 근사 곱셈을 위한 효율적인 하드웨어 회로를 구현할 수 있다. 본 논문에서는 저면적, 저전력 특성을 갖는 근사 곱셈기를 제안하였다. 근사 곱셈기 구조는 정확한 영역, 근사 영역, 상수 수정 영역의 세 영역으로 나누어진다. 새로운 4:2 근사 compressor를 사용하여 근사 영역의 부분 곱 축소를 단순화하고, 간단한 오류 수정 방식을 사용하여 근사로 인한 오류를 보상한다. 상수 수정 영역은 오차를 줄이기 위해 확률 분석을 통한 상수를 사용하였다. 8×8 곱셈기에 대한 실험 결과, 제안한 근사 곱셈기는 기존의 4-2 compressor 기반의 근사 곱셈기보다 적은 면적을 요구하면서 적은 전력을 소비함을 보였다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.85-95
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• 2004

최근 반도체 칩의 집적도가 올라가고 System-on-Chip(Soc)환경이 보편화되면서 Automatic Test Equipment(ATE)를 이용한 테스트 수행시 테스트 패턴의 크기 문제와 스캔체인에서의 전력 소모문제가 크게 부각되고 있다. 또한, 테스트 패턴 크기문제를 해결하기 위해 테스트 패턴을 압축하게 되면 테스트 패턴의 소모하는 전력량이 커지게 되어 저전력 테스트를 수행하는데 어려움이 있어 두 가지 문제를 해결할 수 없었다 본 논문에서는 이러한 문제점들을 동시에 해결하기 위해서 Run-length code를 기반으로 하여 저전력 테스트가 가능하면서 테스트 패턴의 크기도 줄일 수 있는 알고리즘을 제안하였다. 본 논문에서는 기존에 제시되었던 알고리즘과 비교ㆍ분석하는 실험을 통하여 이 알고리즘의 효율성을 보여주고 있다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제6권6호
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• pp.628-634
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• 2000

본 논문에서는 LCD(Liquid Crystal Display) 컨트롤러와 LCD 구동 칩 사이의 신호 전송에서 전력 소비 및 전자기 장애(EMI)를 줄이기 위한 데이타 코딩 방법을 제안하였다. 제안한 방식은 컴퓨터의 일반적인 텍스트 화면에 대한 데이타 천이(transition)를 감소시키는 방식으로 하드웨어 구조가 간단하여 실시간 처리가 요구되는 LCD 구동 시스템에 적용하기 용이하다. 제안한 방식의 성능 분석을 위해 컴퓨터를 이용한 시뮬레이션을 수행하였으며 기존의 코딩 방식과의 성능 비교 및 평가를 하였다. 시뮬레이션을 통해 제안한 방식이 기존 방식에 비하여 텍스트 화면과 그림 화면에 대해서 switching activity를 현저히 줄일 수 있음을 확인하였다.

• 대한전자공학회논문지SP
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• 제49권2호
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• pp.28-34
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• 2012

특징 추출 알고리즘은 영상 내에서 중요한 특징을 추출하기 위해 실시간 영상 처리 응용 분야에서 활용된다. 특히, 특징 추출 알고리즘은 추적 및 식별의 목적으로 다양한 영상처리 알고리즘에 특징 정보를 제공하기 위해서 활용되며, 주로 영상처리 전처리 단계에서 구현되고 있다. 광범위한 응용 분야에 이용되는 특징 추출 알고리즘의 처리 속도를 높인다면 혼합되어 사용될 다른 알고리즘 처리 소요 시간의 여유를 확보 할 수 있을 뿐만 아니라, 특징 추출 알고리즘이 적용된 영상 처리 응용 분야의 실시간 요건을 만족시키기 용이하기 때문에 중요하다. 본 논문에서는 특징 추출 기법을 고속으로 처리하기 위해 FPGA 기반의 하드웨어 가속기를 제안한다. 하드웨어 가속기 구현에 사용된 E. Rosten의 Feature from Accelerated Segment Test 알고리즘과 디지털 로직으로 구현한 하드웨어 가속기의 구조와 동작 절차에 대해 기술하였다. 설계한 하드웨어 가속기는 ModelSim을 이용해 동작 및 성능을 검증하였고, Xilinx Vertex IV FPGA 기반으로 로직을 합성해 구현 비용을 계산하였다. 제안한 하드웨어 가속기를 구현하기 위해 2,217개의 Flip Flop, 5,034개의 LUT, 2,833개의 Slice, 그리고 18개의 Block RAM을 사용하였으며, $640{\times}480$ 크기의 영상으로부터 954개의 특징을 추출하는데 3.06 ms의 시간이 소요되어 기존의 결과보다 구현 비용 면에서의 우월함이 확인되었다.

• ETRI Journal
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• 제27권5호
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• pp.639-642
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• 2005

This paper proposes two kinds of complexity-reduced algorithms for a low density parity check (LDPC) decoder. First, sequential decoding using a partial group is proposed. It has the same hardware complexity and requires a fewer number of iterations with little performance loss. The amount of performance loss can be determined by the designer, based on a tradeoff with the desired reduction in complexity. Second, an early detection method for reducing the computational complexity is proposed. Using a confidence criterion, some bit nodes and check node edges are detected early on during decoding. Once the edges are detected, no further iteration is required; thus early detection reduces the computational complexity.