• Journal of information and communication convergence engineering
• /
• 제6권4호
• /
• pp.376-382
• /
• 2008

Developing highly cost-efficient and reliable embedded systems demands hardware/software co-design and co-simulation due to fast TTM and verification issues. So, it is essential that Platform-Based SoC design methodology be used for enhanced reusability. This paper addresses a reusable SoC platform based on OpenCores soft processor with reconfigurable architectures for hardware/software codesign methodology. The platform includes a OpenRISC microprocessor, some basic peripherals and WISHBONE bus and it uses the set of development environment including compiler, assembler, and debugger. The platform is very flexible due to easy configuration through a system configuration file and is reliable because all designed SoC and IPs are verified in the various test environments. Also the platform is prototyped using the Xilinx Spartan3 FPGA development board and is implemented to a single chip using the Magnachip cell library based on $0.18{\mu}m$ 1-poly 6-metal technology.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 추계종합학술대회 논문집
• /
• pp.368-371
• /
• 1999

In this paper, we propose a neural network processor architecture with on-chip learning and with reconfigurability according to the data dependencies of the algorithm applied. For the neural network model applied, the proposed architecture can be configured into either SIMD or SRA(Systolic Ring Array) without my changing of on-chip configuration so as to obtain a high throughput. However, changing of system configuration can be controlled by user program. To process activation function, which needs amount of cycles to get its value, we design it by using PWL(Piece-Wise Linear) function approximation method. This unit has only single latency and the processing ability of non-linear function such as sigmoid gaussian function etc. And we verified the processing mechanism with EBP(Error Back-Propagation) model.

• 한국위성정보통신학회논문지
• /
• 제8권1호
• /
• pp.54-60
• /
• 2013

인공위성의 임무가 다양해지고 요구사항이 높아짐에 따라 탑재컴퓨터의 성능 향상이 필수적으로 대두되었으며, 인공위성 탑재컴퓨터의 활용도를 높이기 위해 표준화 설계 및 시스템 재구성이 가능한 모듈화 기반으로 개발 되고 있다. 현재 한국항공우주연구원에서 개발 중인 차세대 인공위성의 탑재컴퓨터 경우 높은 성능을 제공하기 위해 SPARC v8 기반의 LEON2-FT/ AT697F 프로세서를 채택하였으며 SpaceWire, MIL-STD-1553B, CAN 등의 다양한 통신 디바이스들을 표준화 된 통신칩으로 구성하여 프로세서에서 PCI 통신을 통해 각종 디바이스들을 제어 및 통신 할 수 있도록 개발 하고 있다. 본 논문에서 차세대 탑재컴퓨터의 LEON2-FT 프로세서와 PCI 기반에서의 시스템 소프트웨어 개발 방안에 대해서 기술하며, PCI 소프트웨어 컴포넌트 설계 및 실시간 운영체제인 VxWorks 6.5 포팅 그리고 개발 된 시스템 소프트웨어를 검증하기 위한 시뮬레이션 방안을 제시한다.

• 한국정보처리학회논문지
• /
• 제5권8호
• /
• pp.2027-2040
• /
• 1998

본 논문에서는 $n\timesn\timesn$ 프로세서로 구성된 재구성가능 메쉬에서 $n\timesn$개의 화소가 있는 이진영상을 경계코드로 변환 하거나 그 역변환을 하는 알고리즘을 제안한다. 이와 동일한 변환을 하는 O(1) 시간 알고리즘들이 이미 제안되었는데, 이들이 사용하는 프로세서의 수는 $O(n^4)$으로, 영상의 화소 수와 비교해 볼 때 지나치게 많다고 하겠다. 본 논문에서는 $n^3개의 프로세서만을 사용하는 속도 빠른 변환 알고리즘을 소개한다. 여기서 제안하는 경계코드를 이진영상으로 변환하는 알고리즘의 실행시간은 O(1)이고, 그 역변환 알고리즘의 실행시간은 O(log n)이다.

• 융합신호처리학회논문지
• /
• 제12권4호
• /
• pp.315-321
• /
• 2011

선박이나 함정에서 일반적으로 사용되는 SONAR 신호용 CRT 모니터 디스플레이 시스템은 벡터 주사 방식을 사용한다. 그래서 시스템의 처리회로가 복잡하고, 부품 생산이 폐쇄되어 부품 수급이 어렵고 가격이 고가이다. FPGA 기반 임베디드 프로세서 시스템은 회로를 단순화함과 더불어 코어설계를 쉽게 재구성함으로써 각종 응용 적용에 유연하고, 저가격대로 고속 성능을 제공한다. 본 논문은 기존 CRT시스템의 문제점을 극복하기 위해서 FPGA 임베디드 프로세서 시스템을 사용하여 SONAR 신호 LCD 디스플레이 시스템을 구현하였다. 제안한 접근법은 기존 시스템에 비해 X-Y 편향과 CRT 제어 블록을 FPGA 임베디드 프로세서 시스템으로 대체함으로써 시스템 구성의 단순성과 유연성을 확보할 수 있고, 또한 저가격화를 가능하게 한다. 구현된 시스템은 SONAR 신호를 실시간으로 획득하고 LCD에 디스플레이하는 것이 가능하다.

• 정보처리학회논문지A
• /
• 제19A권1호
• /
• pp.17-22
• /
• 2012

모바일 시장 및 소형 전자기기 시장의 발달에 따라 고성능 프로세서에 대한 요구 또한 커지게 되었다. 재구성형 프로세서(CGRA)는 고성능과 저전력 소모를 동시에 만족시키는 프로세서로 ASIC의 고성능 저전력을 대체하면서도 하드웨어를 쉽게 재디자인 할 수 있도록 구성된 프로세서이다. 어플리케이션의 구조에 따라 CGRA의 전체수행시간이 프로세서 자체의 수행시간보다 데이터의 전송시간에 종속되는 경우가 있다. 이 논문에서는 데이터 전송시간에 따라 수행에 사용되는 자원을 최적화 함으로써 전력소모를 줄이는 매핑 알고리즘을 제안하였다. 제안된 알고리즘을 사용한 경우, 기존의 방식보다 최대 73%, 평균 56.4%의 전력소모를 줄일 수 있었다.

• 한국정보과학회논문지:시스템및이론
• /
• 제31권8호
• /
• pp.453-464
• /
• 2004

In order to solve the well-known drawback of reduced flexibility that is associate with ASIC implementations, this paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for field programmable gate arrays (FPGAs) implementations of elliptic curve cryptographic processor. The proposed arithmetic unit is based on the binary extended GCD algorithm and the MSB-first multiplication scheme, and designed as systolic architecture to remove global signals broadcasting. The proposed architecture can perform both division and multiplication in GF(2$^{m}$ ). In other word, when input data come in continuously, it produces division results at a rate of one per m clock cycles after an initial delay of 5m-2 in division mode and multiplication results at a rate of one per m clock cycles after an initial delay of 3m in multiplication mode respectively. Analysis shows that while previously proposed dividers have area complexity of Ο(m$^2$) or Ο(mㆍ(log$_2$$^{m}$ )), the Proposed architecture has area complexity of Ο(m), In addition, the proposed architecture has significantly less computational delay time compared with the divider which has area complexity of Ο(mㆍ(log$_2$$^{m}$ )). FPGA implementation results of the proposed arithmetic unit, in which Altera's EP2A70F1508C-7 was used as the target device, show that it ran at maximum 121MHz and utilized 52% of the chip area in GF(2$^{571}$ ). Therefore, when elliptic curve cryptographic processor is implemented on FPGAs, the proposed arithmetic unit is well suited for both division and multiplication circuit.

• 전자공학회논문지B
• /
• 제30B권10호
• /
• pp.1-12
• /
• 1993

A multiprocessor system for high-speed processing of hybrid image coding algorithms such as H.261, MPEG, or Digital HDTV is presented in this study. Using a combination of highly parallel 32-bit microprocessor, DCT(Discrete Cosine Transform), and motion detection processor, a new processing module is designed for the implementation of high performance coding system. The sysyem is implemented to allow parallel processing since a single module alone cannot perform hybrid coding algorithms at high speed, and crossbar switch is used to realize various parallel processing architectures by altering interconnections between processing modules within the system.

• Journal of Ubiquitous Convergence Technology
• /
• 제2권2호
• /
• pp.59-66
• /
• 2008

In this study, Software Defined Radio (SDR) technology-based digital filterbank architecture applicable to a multiple-channel processing system such as a wireless mobile communication system using Code Division Multiple Access (CDMA) technology is proposed. The technique includes a micro-processor to redesign Finite Impulse Response (FIR) filter coefficients according to specific system information and to download the filter coefficients to one digital Band Pass Filter (BPF) to reconfigure another system. The feasibility of the algorithm is verified by computer simulation and by implementing a multiple-channel signal generator that is reconfigurable to other system profiles, including those of a Wideband Code Division Multiple Access (WCDMA) system and a CDMA system.

• 한국우주과학회:학술대회논문집(한국우주과학회보)
• /
• 한국우주과학회 2003년도 한국우주과학회보 제12권2호
• /
• pp.64-64
• /
• 2003

위성탑재용 정보 보호 토큰 처리기는 위성 운용시 관제권에 대한 제어 및 관제 데이터의 보안을 위한 코드 처리기로 위성의 명령 및 제어기의 앞단에 두어 위성의 관제를 위한 제어 코드를 관리하도록 함으로 유사시 위성 통신망의 운용을 독점하여 악의의 사용자가 위성의 관제권을 획득하지 못하도록 하기 위한 정보 보호용 토큰 처리 시스템이다. 본 정보 보호 토큰 처리기는 평상시에는 다수의 허가된 사용자가 위성망에 접근할 수 있도록 CCSDS등 표준화된 코드체계를 사용하지만, 필요 시에는 표준코드 이외에 보안 처리된 코드를 사용함으로 통신망을 보호하고 관제권을 독점할 수 있다. 정보 보호 토큰 처리기와 같은 위성 탑재용 시스템은 위성이 운용되는 우주 공간에서 보다 안정적으로 운용될 수 있도록 고 신뢰의 시스템 설계 기술이 필요하며, 본 논문에서는 우주 공간의 동작 환경 중 우주 방사선에 의한 전자회로의 동작 오류를 검출하고 정정하는 기법에 대하여 분석하고 위성에 탑재 가능한 시스템 구성을 위한 정보 보호 토큰 처리기를 설계하였다. 또한 위성의 운용 중 시스템의 보안 체계를 바꿀 수 있도록 설계하여 정보보호 토큰의 코드 노출에 대처하도록 하였다.