• 한국항공우주학회지
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• 제38권2호
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• pp.195-199
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• 2010

과학기술위성3호에서는 탑재체 데이터를 지상으로 전송할 때 발생하는 데이터의 오류를 검출하고 정정하기 위해서 CCSDS에서 표준으로 채택하고 있는 RS(255,223) 코드를 사용 하였다. RS Encoder가 VHDL로 개발되어 대용량 메모리 유닛에 적용 되었으며 오류 정정을 위한 Decoder는 지상국의 데이터 수신 처리 시스템에 적용 되었다. 본 연구에서는 RS(255,223) 코드의 설계와 성능 분석 결과를 나타내었다. 16 Mbps의 하향링크 시험을 통해서 BER 성능을 측정 하였으며 X-대역 송신기를 이용하여 통신 선로상에 인위적으로 에러를 인가 하였을 때의 RS(255,223) 코드의 에러 복원 결과를 나타내었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.679-682
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• 1998

This paper presents the VLSI implementation of RS(reed-solomon) decoder using the Modified Euclidean Algorithm(hereafter MEA) for DVD(Digital Versatile Disc) and CD(Compact Disc). The decoder has a capability of correcting 8-error or 16-erasure for DVD and 2-error or 4-erasure for CD. The technique of polynomial evaluation is introduced to realize syndrome calculation and a polynomial expansion circuit is developed to calculate the Forney syndrome polynomial and the erasure locator polynomial. Due to the property of our system with buffer memory, the MEA architecture can have a recursive structure which the number of basic operating cells can be reduced to one. We also proposed five criteria to determine an uncorrectable codeword in using the MEA. The overall architecture is a simple and regular and has a 4-stage pipelined structure.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1506-1511
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• 2004

디지털 통신망을 통한 정보 송수신시 전송로 상에서의 잡음으로 인해 데이터 블록에 발생하는 오류는 전체 통신 시스템의 성능 및 전송효율에 지대한 영향을 미친다. 설계된 RS 코드 복호기는 오류 위치 다항식과 오류평가 다항식을 구하기 위해 수정된 유클리드 알고리즘을 적용하였다. 본 논문에서 적용된 설계 구조와 알고리즘 계산 방식은 복호기 설계시 1개의 셀을 사용하여 면적을 최소화하고, 연산을 ROM과 병렬 구조로 구성하였기 때문에 높은 동작주파수에서 고속 동작을 실현 할 수 있을 것이라 기대된다. 본 논문에서 설계된 회로는 ModelSim과 Active-HDL 그리고 Synopsys Tool상에서 설계되었으며, Xilinx Virtex2 XC2V3000에 PNR시 slice 점유율은 28% 시스템 클럭 스피드는 45Mhz의 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.27-36
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• 2005

본 논문은 무선 및 초고속 광통신등 다양한 통신 시스템에서 사용되는 고속 Reed-Solomon (RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개한다. 특히 folding 기술을 이용하여 높은 처리율(throughput)과 적은 하드웨어 복잡도(hardware complexity)를 가지고 있는 새로운 PrME (Pipelined recursive Modified Euclidean) 구조를 제안한다 제안된 PrME 구조는 일반적으로 사용되는 systolic-array 그리고 완전한 병렬(fully-parallel) 구조와 비교하여 하드웨어 복잡도를 약 80$\%$정도 줄일 수 있다. 제안된 RS 복호기는 1.2 V의 공급전압과 0.13-um CMOS 기술을 사용하여 설계하고 구현하였는데, 총 24,600개의 게이트수, 5-Gbit/s의 데이터 처리율과 클락 주파수 625 MHz에서 동작함을 보여준다. 제안된 면적 효율적인 PrME 구조에 기반한 RS 복호기는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC구조 등에 바로 적용될 수 있을 것이다.

• 방송공학회논문지
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• 제12권6호
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• pp.641-648
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• 2007

최신 ATSC DTV 수신기는 최적의 복호 기술을 사용하고 있어 AWGN에서 TOV를 만족하는 최소 SNR 14.6 dB가 더 이상 줄일 수 없는 최적의 성능으로 여겨지고 있다. 그러나 DTV 수신기에서 샤논 용량을 만족하는 SNR은 11.76 dB로 현재 수신기의 TOV를 만족하는 SNR 14.6dB 사이에 약 2.8dB 간격이 존재한다. 본 논문에서는 샤논 용량에 한 걸음 다가가기 위하여 RS 복호기에서 구한 오류가 없는 데이터를 부궤환시켜 반복적으로 복호하는 트렐리스 복호기를 제안한다. 제안된 복호 방법은 기존의 방법에 비해 AWGN 채널에서 0.8 dB의 이득을 갖는다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.101-111
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• 2008

본 논문은 40Gb/s급 광통신 시스템에서 사용되는 고속 리드-솔로몬(RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개하고 RS 복호기 기반의 고속 FEC구조를 제안한다. 특히 높은 데이터처리율과 적은 하드웨어 복잡도를 가지고 있는 차수 연산 블록이 제거된 pDCME 알고리즘 구조를 소개한다. 제안된 16채널 RS FEC구조는 8개의 신드롬 계산 블록이 1개의 KES 블록을 공유하는 8 채널 RS FEC구조 2개로 구성되어 있다. 따라서 4개의 신드롬 계산 블록에 1개의 KES블록을 공유하는 기존의 16채널 3-병렬 FEC 구조와 비교하여 하드웨어 복잡도를 약 30%정도 줄일 수 있다. 제안된 FEC 구조는 1.8V의 공급전압과 $0.18-{\mu}m$ CMOS 기술을 사용하여 구현하였고 총 250K개의 게이트수와 5.1Gbit/s의 데이터 처리율을 가지고 400MHz의 클럭 주파수에서 동작함을 보여준다. 제안된 면적 효율적인 FEC 구조는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC 구조 등에 바로 적용될 수 있을 것이다.

• 한국통신학회논문지
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• 제26권11A호
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• pp.1803-1811
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• 2001

본 논문에서는 미국의 유선 케이블 모뎀 규격인 MCNS(Multimedia Cable Network System) DOCSIS(Data Over Cable Service Interface Specification)를 만즉하는 하향 채널의 64/256-QAM 수신부 FEC(Forward Error Correction)를 분석하였다. FEC는 기본적으로 RS(Reed-Solomon) 계층과 TCM(Trellis Coded Modulation) 계층으로 구분되며, 여기에 추가적으로 interleaving과 randomizer 계층들이 결합되어 있다. AWGN(Additive White Gaussian Noise) 환경에서의 BER(Bit Error Rate) 성능평가를 통해 수신부 연판정 비터비 복호기(soft Viterbi decoder)의 추적 깊이(trace-back depth)와 양자화 레벨(quantization level)의 크기에 따라 부호화 이득이 변함을 확인하였다.

• 한국통신학회논문지
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• 제26권4B호
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• pp.427-436
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• 2001

일반적인 통신 시스템에서 시스템의 성능을 저하시키는 오류는 검출 불능 오류와 정정 불능 오류로 구성되는데 검출 불능 오류의 경우 오류에 대한 적절한 대응이 불가능하다는 측면에서 더욱 심각한 문제가 된다. 이러한 검출 불능 오류를 줄이기 위해 적부호 복호에는 다양한 방법이 생각되었지만 이러한 방법들의 대부분은 CD, 혹은 DAT등에 적용하기 위한 방법들로서 긴 길이의 RS 적부호에 적용하기 힘들다. 본 논문에서는 검출 불능 오류율을 줄일 수 있는 긴 길이의 RS 적부호 복호 방법을 제안하고 이들의 성능을 심볼 오류 확률을 계산함으로서 분석하여 기존의 방법과 비교한다. 여기서 제안된 방법들은 기존의 방법보다 검출 불능 확률을 크게 줄이는데 반하여 전체 오류 확률에서의 큰 열화는 일으키지 않는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.245-248
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• 2001

본 논문에서는 연집 오류(burst error)에 우수한 정정 능력을 보이는 고속 RS(Reed-Solomon) 복호기를 제안한다. 제안된 RS 복호기는 RS(n, k, t); (37 < n ≤ 255, 21 < k ≤ 239, t = 8)의 사양을 지원하며 수정 유클리드 알고리즘(modified Euclid´s algorithm)을 이용한 시스톨릭 어레이(systolic array) 방식의 병렬처리 구조로 설계되었다. 고속 RS 복호기의 효율적인 VSLI 설계를 위하여 새로운 방식의 수정 유클리드 알고리즘 연간 회로를 제안한다. 제안된 수정 유클리드 알고리즘 회로는 2t + 1의 연산 지연 시간을 갖으며 기존 구조의 연산 지연 시간인 3t + 37에 비하여 t = 8 인 경우 약 72%의 연산 지연이 감소하였다. 제안된 구조를 VHDL을 이용하여 설계하였으며 SAMSUNG 0.5㎛(KG80) 라이브러리를 이용하여 논리 합성과 타이밍 검증을 수행하였다. 합성된 RS 복호기의 총 게이트 수는 약 77,000 개이며 최대 80MHz의 동작 속도를 나타내었다.

• 한국통신학회논문지
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• 제36권11C호
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• pp.649-654
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• 2011

본 논문에선 리드 솔로몬 복호기의 오류갯수를 판별하는 마이크로콘트롤러의 새로운 설계법을 제시한다. 본 설계법을 통해 기존보다 빠르고 훨씬 회로량이 줄어든 최적화된 오류갯수 판별기용 산술논리연산장치회로를 설계할 수 있었다. 이 리드솔로몬 복호기는 거의 모든 디지털 통신 및 가전기기의 데이터 보존기기의 보호장치로 사용되어질 수 있다. 여기서는 제곱계산회로의 최소화가 가능해 병렬처리를 통해 오류갯수 판별기의 최적화를 이룰 수 있었다.