• 대한전자공학회논문지SD
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• 제41권2호
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• pp.67-75
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• 2004

본 논문은 인덕턴스 성분을 포함한 단일 도선 및 트리 구조 RLC 연결선의 버퍼 삽입 방법을 제시한다. 이를 위해 먼저 CMOS 버퍼가 구동하는 단일 RLC 도선에 대한 시간 지연의 대수식을 제시한다. 이 수식은 현재의 서브마이크로미터 공정을 위한 n-th power law 기반에서 유도되었으며, 다양한 RLC 부하를 가지고 실험해 본 결과, 실제 SPICE 시뮬레이션 결과에 비해 최대 9％ 오차를 갖는 것으로 나타났다. 본 논문은 이 지연 시간 수식을 바탕으로 단일 도선 RLC 연결선을 여러 개로 나누는 버퍼 삽입에 관한 수식과 RLC 트리 연결선의 시간 지연을 최적화하기 위해 삽입될 버퍼의 사이즈를 결정하는 알고리듬을 제시한다. 제시된 버퍼 삽입 알고리듬은 0.25㎛ CMOS 공정의 트리 연결선에 적용하였으며, HSPICE 결과를 이용하여 정확도를 검증하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제54권8호
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• pp.350-354
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• 2005

This paper proposes a new method for delay time calculation in RLC interconnects. This method is simple, but precise. The proposed method can calculate delay time of RLC interconnects by simple numerical formula calculation without complex moment calculation using reduced model in RLC interconnects. The results using the proposed method for RLC circuits show that average relative error is within $10\%$ in comparison with HSPICE simulation results.

• 대한전자공학회논문지SD
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• 제43권7호
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• pp.20-28
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• 2006

본 논문에서는 불규칙하고 복잡한 다층(multi-layer) RLC 배선에 대하여 TWA(Traveling-wave-based Waveform Approximation)을 기반으로 한 새로운 시그널 인테그러티 검증에 대한 방법을 제시한다. 실제 레이아웃 구조의 불규칙한 배선을 가상 직선 배선으로 변환하고 이를 TWA 기법을 사용하여 효율적으로 검증하였다. 여기서 제안된 방법은 3차원 구조에 대한 회로 모델을 사용한 일반적인 SPICE 시뮬레이션에 비하여 계산시간을 현저하게 단축시킬 수 있으며, 타이밍의 경우 5% 이내에서, 크로스톡의 경우 10% 이내에서 정확하다는 것을 보인다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.77-83
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• 2004

on-chip 상에서 발생하는 누화 잡음은 신호의 충실성을 위협하는 매우 중요한 요소이다. 따라서 본 논문에서는 최대 누화잡음의 크기를 예측하는 해석적인 방법을 제안한다. 정확한 잡음 수치를 예측하기 위해 연결선의 인덕턴스 성분을 고려하였고, 임의의 램프입력을 사용하였다. 또한 복잡한 누화 잡음 모형에서 최대 누화 잡음을 해석적으로 간단히 구하기 위해 가상의 소스 개념을 도입하였다. 된 연구에서 제안한 방법은 HSPICE 시뮬레이션 결과와 비교하여 최대 상대오차 4.3％ 이내의 정확도를 보였다. 따라서 본 연구는 신호 충실성 보장을 위한 다양한 설계 보조 도구 개발에 활용될 수 있을 것으로 본다.

• 대한전자공학회논문지SD
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• 제43권7호
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• pp.29-37
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• 2006

본 논문에서는 온칩 디커플링 커패시터에 의한 파워/그라운드 라인에서의 RLC 공진현상을 감소시키기 위한 해석적인 모델을 제시한다. 패키지 인덕턴스와 온칩 디커플링 커패시터 및 출력 드라이버로 인하여 형성되는 RLC 공진 회로의 공진주파수를 정확하게 예측하였다. 예측된 공진주파수를 이용하여 회로 동작에 필요한 적절한 디커플링 커패시터의 크기를 결정할 수 있다. 본 논문에서 제시한 공진현상을 감소시킬 수 있는 새로운 설계 방법의 타당성은 $0.18{\mu}m$ 공정 HSPICE 모텔을 사용한 시뮬레이션을 통하여 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권4호
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• pp.260-266
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• 2007

Analytical compact form models for the signal transients and crosstalk noise of inductive-effect-prominent multi-coupled RLC lines are developed. Capacitive and inductive coupling effects are investigated and formulated in terms of the equivalent transmission line model and transmission line parameters for fundamental modes. The signal transients and crosstalk noise expressions of two coupled lines are derived by using a waveform approximation technique. It is shown that the models have excellent agreement with SPICE simulation.

• 전자공학회논문지C
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• 제36C권5호
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• pp.13-26
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• 1999

본 논문은 다양한 회로 연결선 모형 중에서 연결선 변수 및 동작 환경에 다라 최적 모형을 쉽게 선택할 수 있는 기준을 제시하고자 한다. 이를 위하여 먼저 연결선의 총 저항, 인덕턴스, 커패시턴스 값 및 신호의 동작주파수를 기반으로 정량적 모형화 오차 분석에 근거하여 인덕턴스의 영향을 고려하여 모형화해야 하는 RLC-class 모형 영역과 그럴 필요가 없는 RC-class모형 영역으로 분할하는 방법을 제시한다. 칩 내부 연결선의 대부분을 차지하는 RC-class 회로 모형은 모형 차수 축소 기법을 통하여 효율적으로 해석될 수 있다. RLC-class 회로 모형은 주어진 허용 모형화 오차 및 전기 변수에 따라 ILC(Iterative Ladder Circuit) 거시 모형, MC(Method of Characteristics)거시 모형 및 상태 기반 컨벌루션(comvolution) 방법 중에서 최적인 모형을 선정하게 된다. 본 논문은 SPICE류의 범용 회로 시뮬레이션 앨고리즘을 가정할 때, 세부 모형들의 시뮬레이션 비용을 감안하고서 최적 모형을 찾는 영역 구성도를 제시한다. 본 논문에서 제시하는 거시모형화 방법은 회로의 수동성을 유지하며, 따라서 무조건적 안정도를 보장할 수 있다.

• 전자공학회논문지C
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• 제36C권3호
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• pp.26-34
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• 1999

실리콘 집적회로 인터컨넥트에서 전송선 파라미터를 추출하는 새로운 방법을 제시하고 이를 실험적으로 고찰 한다. 실리콘 기판 위에 있는 전송선에서의 신호는 PCB (printed circuit board)혹은 MCM (multi-chip module)의 인터컨넥트와 같은 마이크로 스트립 구조에서 가정하는 quasi-TEM 모드가 아니라 slow wave mode (SWM)로 대부분의 에너지가 전송되기 때문에 기판의 효과를 고려하여 전송선 파라미터를 추출한다. 실리콘 기판에서 전계 및 자계의 특성을 고려하여 커패시턴스 파라미터의 계산을 실리콘 표면을 그라운드로 설정하고 계산하고 인덕턴스는 단일 전송선 모델로부터 추출한 실효 유전상수를 도입하여 계산한다. 제안한 전송선 파라미터 추출 방법의 타당성을 검증하기 위하여 테스트 패턴을 제작하여 실험적 파리미터 추출 값이 제시한 방법의 결과와 약 10% 이내에서 일치한다는 것을 보여 계산 방법의 타당성을 입증한다. 또한 고속 샘플링 오실로스코프(TDR/TDT 메터) 측정을 통하여 제시한 방법이 크로스톡 노이즈를 정확히 예측 할 수 있는 반면 흔히 사용하고 있는 기판의 효과를 고려하지 않는 RC 모델 혹은 ？ 모델은 약 20∼25% 정도 과소 오차(underestimation error)를 보인다는 것을 보인다.