• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1997년도 한국자동제어학술회의논문집; 한국전력공사 서울연수원; 17-18 Oct. 1997
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• pp.664-667
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• 1997

For higher component density per chip, it is necessary to identify and control the semiconductor manufacturing process more stringently. Recently, neural networks have been identified as one of the most promising techniques for modeling and control of complicated processes such as plasma etching process. Since wafer states after each run using identical recipe may differ from each other, conventional neural network models utilizing input factors only cannot represent the actual state of process and equipment. In this paper, in addition to the input factors of the recipe, real-time tool data are utilized for modeling of 64M DRAM s-poly plasma etching process to reflect the actual state of process and equipment. For real-time tool data, we collect optical emission spectroscopy (OES) data. Through principal component analysis (PCA), we extract principal components from entire OES data. And then these principal components are included to input parameters of neural network model. Finally neural network model is trained using feed forward error back propagation (FFEBP) algorithm. As a results, simulation results exhibit good wafer state prediction capability after plasma etching process.

• International Journal of Control, Automation, and Systems
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• 제6권3호
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• pp.386-393
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• 2008

A position control method for interpolating aspherical grinding and polishing tool path was reviewed and experimented in a nano precision machine. The position-base algorithm was reformed from the time-base algorithm, proposed in the previous study. The characteristics of the algorithm were in the velocity control loop with position feedback. The aspherical surface was divided by an interval at which each velocity and acceleration were calculated. The theoretical velocity was corrected by position error during processing. In the experiment, a machine was constructed and nano-scale linear encoders were installed at each axis. Relation between process parameters and the variation of position error was monitored and discussed. The best result from optimized parameters showed that the accuracy was 150nm and improved from the previous report.

• 센서학회지
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• 제24권6호
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• pp.359-363
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• 2015

This paper proposes an algorithm that reduces the conversion time of a single-slope A/D converter (SSADC) that has n-bit resolution, which typically is limited by conversion time taking up to $2^n$ clock cycles for an operation. To improve this situation, we have researched a novel hybrid-type A/D converter that consists of a pseudo-pipeline A/D converter and a conventional SSADC. The pseudo-pipeline A/D converter, using a single-stage of analog components, determines the most significant bits (MSBs) or upper bits and the conventional SSADC determines the remaining bits. Therefore, the modified SSADC, similar to the hybrid-type A/D converter, is able to significantly reduce the conversion time because the pseudo-pipeline A/D converter, which determines the MSBs (or upper bits), does not rely on a clock. The proposed A/D converter was designed using a $0.35-{\mu}m$ 2-poly 4-metal standard complementary metal oxide semiconductor (CMOS) technology process; additionally, its characteristics were simulated.

• 한국정보과학회논문지:시스템및이론
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• 제30권7_8호
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• pp.387-396
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• 2003

본 논문은 STP-MSP을 위한 근사 알고리즘을 제안한다. 이 문제에 대해 근접한 최적 해법을 제공하는 PTAS를 가지는 것이 불가능하기 때문에, 본 논문의 연구는 $n^{O(1)}$의 실행 시간과 근사 비율 2를 가지는 하나의 대안을 제시한다. 본 연구의 중요성은 관련된 다른 미해결문제에 대하여 해결 가능성을 제시하는 것이다. 본 논문의 주요 제안내용은 문제 인스턴스에게 허용오차를 배분하는 것이다. 이로 인해 우리는 무한적 경우에서 다항적 범위로 실행시간을 줄일 수 있다. 관련연구[1,2]가 근사 비율이 2보다 크지만 보다 현실적인 실행시간을 갖는 근사 알고리즘들을 제시한 것이라면, 본 연구는 근사 비율이 2인 근사 알고리즘의 존재를 밝힌 것이다.

• 전자공학회논문지T
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• 제35T권2호
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• pp.13-19
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• 1998

가산잡음으로 훼손된 영상을 복원하는 Filter Algorithm 중 Mean Filter Algorithm은 화소들의 묶음을 산술평균한 값을 화소로 삼는다. 그러나 산술평균은 화소간의 편차를 고려하지 않으므로 편차가 심한 화소-윤곽선이 훼손되고, 화소들에 포함되지 않은 값이 화소로 채택될수 있다. 이를 보완한 Median Filter Algorithm은 화소들의 묶음을 정렬하여 중앙값을 화소로 삼아 편차가 심한 화소를 보존하고, 화소들에 포함되지 않은 값이 화소로 선택되는 오류를 방지한다. 그러나 Median Filter Algorithm은 화소들의 묶음을 정렬하고, 중위수를 구하는데 소모되는 시간이 Mean Filter Algorithm의 화소들의 평균을 구하는 시간보다 상대적으로 많이 소모되고, 잡음이 화소로 선택될 오류가 발생한다. 이러한 단점을 보완한 Fast Median Filter Algorithm을 제안한다. Fast Median Filter Algorithm은 훼손영상을 전체집합으로, 국부영상을 부분집합 1, 2로 두어 Median Filter Algorithm보다 효율적으로 화소들을 정렬한다. 시험결과는 IBM 기종(80586)에서 구동되었으며 기존의 Filter Algorithm들과 비교분석한 결과 Mean Filter Algorithm과 대등한 속도와 Median Filter Algorithm의 결과영상을 얻음으로서 Fast Median Filter Algorithm의 우수성을 확인할 수 있었다.

• 한국통신학회논문지
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• 제25권1B호
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• pp.183-192
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• 2000

본 논문에서는 전류펌핑 알고리즘을 이용한 클락 동기용 3.3V 단일 공급 전압하에서 3-250MHz 입력 록킹 범위를 갖는 2중 루프 구조의 CMOS PLL 회로를 설계하였다. 본 논문은 전압 제어 발진기 회로의 전압대 주파수의 선형성을 향상시키기 위한 전류펌핑 알고리즘을 이용한 PLL 구조를 제안한다. 설계된 전압 제어 발진기 회로는 75.8MHz-1GHz 의 넓은 주파수 범위에서 높은 성형성을 가지고 동작한다. 또한, 록킹 되었을 때 루프 필터 회로를 포함한 저하 펌프 회로의 전압 변동 현상을 막는 위상 주파수 검출기 회로를 설계하였다. 0.6$\mu\textrm{m}$ N-well single-poly triple metal CMOS 공정을 사용하여 모이 실험 한 결과, 125MHz의 입력 주파수를 갖고 1GHz의 동작 주파수에서 3.5$\mu\textrm{s}$의 록킹 시간과 92mW의 전력 소모를 나타내었다. 측정 결과 V-I 컨버터 회로를 포함한 VCO 회로의 위상 잡음은 100kHz의 옵셋 주파수에서 -100.3dBc/Hz를 나타내었다.

• 한국컴퓨터정보학회논문지
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• 제24권11호
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• pp.119-126
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• 2019

부분역최적화는 역최적화의 흥미로운 변형으로, 주어진 최적화문제와 그 문제의 부분해가 주어지면 이 부분해가 최적해에 포함되도록 문제를 최소한으로 수정하는 문제이다. 이 논문은 라인위에서 정의되는 순환외판원문제(TSP)를 다루는데, 이는 배달시스템, 창고 선반에서 물건을 수집하는 것, 등의 많은 응용을 가진다. 라인 위에서 위치하는 n개의 일이 주어지고 이 중 연속적으로 처리해야하는 일 k개가 부분적으로 주어진다. 각각의 일은 라인 위의 특정 장소에 위치하고 라인을 움직이는 서버에 의해 처리되어야 한다. 우리의 임무는 k개의 일이 최적해에서 연속적으로 처리되도록 n개의 일의 위치를 라인 위에서 최소한으로 조정하는 것이다. 이 논문에서 이 문제와 이 문제의 다양한 변종을 다항시간 내에 푸는 알고리즘을 개발한다. 구체적으로, 서버가 특정한 Forward Trip이라는 특정한 내부 알고리즘을 사용하는 경우와 일반적인 최적 알고리즘을 사용하는 경우에 대한 부분역최적화를 다룬다.

• 반도체디스플레이기술학회지
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• 제2권2호
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• pp.9-15
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• 2003

This paper proposes a thickness measurement method of silicon-oxide and poly-silicon film deposited on 12" silicon wafer for spin etcher. Halogen lamp is used as a light source for generating a wide-band spectrum, which is guided and focused on the wafer surface through a optical fiber cable. Interference signal from the film is detected by optical sensor to determine the thickness of the film using spectrum analysis and several signal processing techniques including curve-fitting and adaptive filtering. Test wafers with three kinds of priori-known films, polysilicon(300 nm), silicon-oxide(500 nm) and silicon-oxide(600 nm), are measured while the wafer is spinning at 20 Hz and DI water flowing on the wafer surface. From experiment results the algorithm presented in the paper is proved to be effective with accuracy of maximum 0.8% error.rror.

• 천문학회보
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• 제41권2호
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• pp.61.1-61.1
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• 2016

Black hole (BH) mass is a fundamental quantity to understand BH growth, galaxy evolution, and connection between them. Thus, obtaining accurate and precise BH mass estimates over cosmic time is of paramount importance. The rest-frame UV CIV ${\lambda}1549$ broad emission line is commonly used for BH mass estimates in high-redshift AGNs (i.e., $2{\leq}z{\leq}5$) when single-epoch (SE) optical spectra are available. Achieving correct and accurate calibration for CIV-based SE BH mass estimators against the most reliable reverberation-mapping based BH mass estimates is thus practically important and still useful. By performing multi-component spectral decomposition analysis to obtained high-quality HST UV spectra for the updated sample of local reverberation-mapped AGNs including new HST STIS observations, CIV emission line widths and continuum luminosities are consistently measured. Using a Bayesian hierarchical model with MCMC sampling based on Hamiltonian Monte Carlo algorithm (Stan NUTS), we provide the most consistent and accurate calibration of CIV-based BH mass estimators for the three line width characterizations, i.e., full width at half maximum (FWHM), line dispersion (${\sigma}_{line}$), and mean absolute deviation (MAD), in the extended BH mass dynamic range of log $M_{BH}/M_{\odot}=6.5-9.1$.

• 전기전자학회논문지
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• 제14권1호
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• pp.33-39
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• 2010

본 논문에서는 5Gb/s의 직렬 링크 인터페이스에 적용 가능한 적응형 수신기를 제안한다. 효율적인 이득 제어를 위해 등화필터의 출력단 대신 슬라이서의 내부 신호를 적용한 LMS(Least Mean Square) 알고리즘을 구현하였다. 제안된 방식은 등화기의 대역폭에 영향을 미치지 않는다. 또한 비슷한 DC 크기의 신호를 가지는 슬라이서(slicer)의 내부 신호를 이용하였기 때문에 수동소자를 이용한 필터를 제거함으로써 칩 면적 및 전력소모를 줄일 수 있다. 제안된 적응형 등화기는 25dB까지 보상이 가능하며 디스플레이포트를 위한 15-m STP 케이블과 FR-4 전송선로에 적용 가능하다. 제안된 회로는 $0.18{\mu}m$ 1-폴리 4-메탈 CMOS 공정 기술이 적용하여 구현하였으며 $200{\times}300{\mu}m^2$의 칩 면적을 차지한다. 제작된 칩의 측정 결과 1.8V 공급전원에서 6mW의 매우 적은 전력소모를 나타내고 2Gbps 동작을 확인하였다. 안정된 RF용 버랙터(Varactor)를 사용하는 공정을 적용할 경우 5Gbps 동작범위를 만족할 것으로 예상된다.