• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 B
• /
• pp.718-720
• /
• 1999

This paper describes a charge pump PLL architecture which achieves high frequency operation and fast acquisition. This architecture employs multi-phase frequency detector comprised of precharge type phase frequency detector and conventional phase frequency detector. Operation frequency is increased by using precharge type phase frequency detector when the phase difference is small and acquisition time is shortened by using conventional phase frequency detector and increased charge pump current when the phase difference is large. By virtue of this multi-phase frequency detector structure, the maximum operating frequency of 694MHz at 3.0V and faster acquisition were achieved by simulation.

• Journal of Advanced Marine Engineering and Technology
• /
• 제23권2호
• /
• pp.210-215
• /
• 1999

The proposed detector is consists of three-phase sinusoidal signal generator and peak detector. This peak detector can detect the peak voltage value at the state of variable frequency. In experi-ment three-phase sinusoidal signals are generated from D/A converter using IBM PC and deliv-ered to the peak detector. Each signals are squared by multiplier and summed up Peak value is the square root of summed value extracted by square root circuit.

• 한국전자파학회논문지
• /
• 제29권10호
• /
• pp.773-782
• /
• 2018

FLL(Frequency-Locked-Loop: 주파수 잠금회로)은 주파수-검출기(frequency detector)를 사용하여 VCO의 위상잡음을 개선하는 부-궤환(negative feedback) 시스템이다. 본 논문은 FLL에 의한 VCO의 위상잡음의 이론적 분석을 새로이 제시하였다. 분석 결과, VCO의 위상잡음은 FLL 루프-대역폭 내에서는 주파수검출기와 루프-필터로 결정된 위상잡음을 좇아가며, 반면 루프-대역폭 밖에서는 VCO의 위상잡음이 그대로 나타나게 된다. 따라서 이론적 분석 결과를 바탕으로 VCO의 위상잡음을 최소화 하는 FLL을 설계할 수 있게 된다. 또한 실험을 통하여 이론적으로 분석된 위상잡음 결과는 검증하였다.

• 한국전자파학회논문지
• /
• 제28권7호
• /
• pp.540-549
• /
• 2017

논리회로로 구성된 위상주파수 검출기(Phase Frequency Detector: PFD)는 집적회로 구현의 용이성으로 인해 위상잠금회로(Phase Locked Loop: PLL)에 널리 사용되고 있다. 반면, 주파수 잠금회로(Frequency Locked Loop: FLL)는 PLL에서 기준발진기를 제거하고 공진기가 기준발진기 역할을 하는 구성이다. FLL 구성에는 주파수 검출기(Frequency Detector: FD)가 반드시 필요하며, 통상적으로 혼합기(mixer)로 구성된 주파수 검출기를 이용한 FLL을 구성하게 된다. 본 논문에서는 혼합기를 이용한 FD대신에, PFD의 범용성을 고려하여, 마이크로스트립으로 구성된 1.175 GHz 공진기와 PFD를 이용하여 FD를 구성하였다. 또한 설계된 FD를 이용 주파수 1.175 GHz에서 발진하는 FLL을 구성하였다. 혼합기(mixer)를 이용한 FD로 구성된 FLL과 비교결과 제안된 FLL은 FLL 대역 내에서 혼합기 FD를 이용한 FLL에 비하여 위상잡음 성능이 우수한 것을 확인하였다.

• Journal of information and communication convergence engineering
• /
• 제9권3호
• /
• pp.305-309
• /
• 2011

This paper proposes a new rotational frequency detector (RFD) for phase-locked loop (PLL) or clock and data recovery (CDR) applications for fast frequency acquisition. The proposed RFD uses the four states finite state machine (FSM) model to accelerate the frequency acquisition time. It is modeled and simulated with MATLAB Simulink. The functionalities of the proposed RFD are examined and the results are compared to those of a conventional RFD. The proposed RFD's frequency acquisition time is four times faster than that of a conventional one. The proposed RFD incorporated with a phase detector (PD) in PLL or CDR is expected to improve the frequency and phase acquisition performance later greatly.

• ETRI Journal
• /
• 제35권2호
• /
• pp.218-225
• /
• 2013

The pull-out frequency of a second-order phase lock loop (PLL) is an important parameter that quantifies the loop's ability to stay frequency locked under abrupt changes in the reference input frequency. In most cases, this must be determined numerically or approximated using asymptotic techniques, both of which require special knowledge, skills, and tools. An approximating formula is derived analytically for computing the pull-out frequency for a second-order Type II PLL that employs a sinusoidal characteristic phase detector. The pull-out frequency of such PLLs can be easily approximated to satisfactory accuracy with this formula using a modern scientific calculator.

• 전자공학회논문지
• /
• 제50권10호
• /
• pp.76-81
• /
• 2013

130nm CMOS 공정 라이브러리를 이용하여 125MHz로 동작하는 새로운 위상 주파수 검출기 기반 DPLL을 설계하였다. 이 DPLL은 중간 주파수대 응용을 위해 지터와 록 시간을 줄이려고 전형적인 DPLL에 반전 에지 검출기를 포함하고 있다. XOR 기반 반전 에지 검출기들은 출력을 보다 빨리 변화시키기 위하여 기준 신호보다 빠른 전이를 얻는데 사용된다. HSPICE 시뮬 레이터는 모의실험을 위해 Cadence환경에서 사용되었다. 제안된 위상 주파수 검출기를 가진 DPLL의 성능은 종래의 위상 주 파수 검출기를 가진 것의 성능과 비교하였다. 종래의 PLL은 약 0.1245 ns의 최대 지터를 가지고 록 하는데 최소 $2.144{\mu}s$가 걸린 반면에, 제안한 검출기를 가진 PLL은 약 0.1142 ns의 최대 지터를 가지고 록 하는데 $0.304{\mu}s$가 걸린다.

• Journal of information and communication convergence engineering
• /
• 제2권2호
• /
• pp.102-105
• /
• 2004

A Quadrature phase detector for high-speed delay-locked loop is introduced. The proposed Quadrature phase detector is composed of two nor gates and it determines if the phase difference of two input clocks is 90 degrees or not. The delay locked loop circuit including the Quadrature phase detector is fabricated in a 0.18 um Standard CMOS process and it operates at 5 GHz frequency. The phase error of the delay-locked loop is maximum 2 degrees and the circuits are robust with voltage, temperature variations.

• KIEE International Transactions on Electrophysics and Applications
• /
• 제4C권6호
• /
• pp.306-309
• /
• 2004

This paper presents a new active antenna consisting of a microstrip patch for the passive radiator, a mixer for frequency conversion, a voltage controlled oscillator (VCO) and a phase detector for phase control. The microwave signal frequency has been converted into intermediate frequency (IF) on the antenna elements by the mixer. The active antenna consists of two ports, the IF port has a transmitted IF signal via power combined to the baseband and the dc control port is under the control of the phase-detector. The input voltage of the VCO is controlled by the phase detector. The scan range of the array is determined by the phase detector and the VCO and is obtained between 30$^{\circ}$ and - 30$^{\circ}$

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2003년도 추계종합학술대회
• /
• pp.385-388
• /
• 2003

본 논문에서 제안하는 PFD(Phase Frequency Detector)는 Reset을 줄여 응답 속도의 특성을 향상시키기 위해 기존 회로인 Flip-Flop의 D-Latch circuit를 Memory Cell로 대신한 회로이다. 회로의 특성을 검증하기 위해 HSPICE Tool를 이용 simulation 하였으며 Hynix 0.35um CMOS 공정을 사용하였다.