• 한국정보기술학회 영문논문지
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• 제10권1호
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• pp.37-43
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• 2020

This paper presents analysis of passive metal interconnection of the LNA block in CMOS integrated circuit. The performance of circuit is affected by the geometry of RF signal path. To investigate the effect of interconnection lines, a cascode LNA is designed, and circuit simulations with full-wave electromagnetic (EM) simulations are executed for different positions of a component. As the results, the position of an external capacitor (C_ex) changes the parasitic capacitance of electric coupling; the placement of component affects the circuit performance. This analysis of interconnection line is helpful to analyze the amount of electromagnetic coupling between the lines, and useful to choose the signal path in the layout design. The target of this work is the RF LNA enabling the seamless connection of wireless data network and the following standards have to be supported in multi-band (WCDMA: 2.11~ 2.17 GHz, CDMA200 1x : 1.84~1.87 GHz, WiBro : 2.3~2.4GHz) mobile application. This work has been simulated and verified by Cadence spectre RF tool and Ansoft HFSS. And also, this work has been implemented in a 0.13um RF CMOS technology process.

• 전기전자학회논문지
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• 제13권1호
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• pp.41-48
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• 2009

본 논문은 고성능 이미지 센서인 CCD 시스템에서 전체 시스템의 성능을 좌우하는 아날로그 프론트 엔드(analog-front end, AFE)를 영상신호처리 유닛과 함께 SoC로써 구현한 설계에 관한 것이다. 데이터의 전송속도가 빨라짐에 따라 데이터 샘플링의 불확실성을 낮추었으며, $0{\sim}36\;dB$의 높은 이득을 가지는 지수함수적인 가변 이득단의 대역폭을 구현하기 위한 구조 및 증폭기의 정밀도를 높이기 위한 기생 커패시턴스에 둔감한 커패시터 배열을 개발하였다. 또한, 블랙-레벨 상쇄를 위한 아날로그 및 디지털 영역에서의 이중 블랙 레벨 상쇄를 효과적으로 구현하였다. 제안된 구조를 $0.35-{\mu}m$ CMOS 공정으로 구현하였으며, 10-bit 해상도의 전체 CCD 카메라 시스템에 적용하여 그 동작을 검증하였다. 제안한 AFE는 3.3 V 공급전압 및 15 MHz의 데이터 전송속도에서 80 mA를 소모하였다.

• 센서학회지
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• 제27권2호
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• pp.93-98
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• 2018

In this paper, an energy-efficient 11.49-bit successive approximation register (SAR) capacitance-to-digital converter (CDC) for capacitive sensors with a figure of merit (FoM) of 31.6 pJ/conversion-step is presented. The CDC employs a SAR algorithm to obtain low power consumption and a simplified structure. The proposed circuit uses a capacitive sensing amplifier (CSA) and a dynamic latch comparator to achieve parasitic capacitance-insensitive operation. The CSA adopts a correlated double sampling (CDS) technique to reduce flicker (1/f) noise to achieve low-noise characteristics. The SAR algorithm is implemented in dual operating mode, using an 8-bit coarse programmable capacitor array in the capacitance-domain and an 8-bit R-2R digital-to-analog converter (DAC) in the charge-domain. The proposed CDC achieves a wide input capacitance range of 29.4 pF and a high resolution of 0.449 fF. The CDC is fabricated in a $0.18-{\mu}m$ 1P6M complementary metal-oxide-semiconductor (CMOS) process with an active area of 0.55 mm2. The total power consumption of the CDC is $86.4{\mu}W$ with a 1.8-V supply. The SAR CDC achieves a measured 11.49-bit resolution within a conversion time of 1.025 ms and an energy-efficiency FoM of 31.6 pJ/step.

• 대한전자공학회논문지TE
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• 제37권5호
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• pp.11-116
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• 2000

본 논문에서는 영전압 스위칭에 의해 스위칭 손실과 전압 스트레스로 줄이는 토폴로지를 제안하였다. 일반적으로 스위칭 모드 변환시에는 과도한 전압과 전류가 기생 성분에 의해서 발생하는데 이것은 전압 스트레스와 전력 손실을 발생시켜 전원 장치의 성능에 영향을 미치어 전체 효율이 감소한다. 실제로 플라이백 컨버터에서 스위치의 천이 첨두 전압과 전류는 기생성분에 의해서 발생한다. 이러한 문제를 보완하기 위하여 보조회로를 이용한 영전압 스위칭 플라이백 컨버터를 제안한다. 기존의 플라이백 토폴로지에 보조 회로를 추가하여 전력 손실을 감소시키고 스위칭 전압 스트레스를 최소로 하였다. 보조 회로 내에 스너버 캐패시터는 주 스위치의 온·오프시 제어 전압 변화시간에 의해 영전압 스위칭을 가능하게 하여 전압 스트레스 및 전력 손실을 감소시킨다. 본 논문에서는 회로의 세부적인 분석을 하고 동작과정을 설명하였고 500W, 100㎑ 대의 보조회로를 사용한 영전압 스위칭 플라이백 컨버터를 설계하여 기존의 하드 스위칭 플라이백 컨버터와의 효율을 비교하였다.

• 전자공학회논문지T
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• 제35T권1호
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• pp.48-58
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• 1998

본 논문은 센서에서 수반되는 기생용량과 온도 드리프트 및 누설전류의 영향을 경감하기 위한 C-V변환회로 및 C-V변환회로에 관한 실험결과를 제시하고, 또한 논문에서 제안한 센싱 주파수를 기준주파수로 나누어줌으로써 상기 영향들을 줄일 수 있는 새로운 인터페이스 회로를 제시한다 이 회로는 용량비의 출력신호를 디지털 방식으로 16진수로 계수 함으로써 신호의 전송이나 컴퓨터 처리가 쉬울 뿐 아니라 비트수의 증가에 따라 분해 능을 향상시킬 수 있는 이점도 있다. 시작한 인터페이스 회로의 C-V 및 C-F 변환회로에서 전원전압 4.0V, 피이드백 커패시턴스10pF, 압력 0∼10 KPa범위에서 감도는 각각 28 ㎷/㎪·V, -6.6 ㎐/㎩로서 양호하였고, 온도 드리프트 특성은 0.051 %F.S./℃ 및 0.078 %F.S./℃로서 크게 개선되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.490-492
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• 2010

Center-tapped termination을 가진 stub series-termination logic (SSTL) 채널을 지원하기 위한 전압모드 송신단을 제안한다. 제안하는 송신단은 진단 모드를 지원하고 신호보전성을 향상시키기 위해 출력레벨 조절수단을 가지며, 가변 병렬 터미네이션을 사용하여 swing level을 조절하는 동안 송신단의 출력 저항을 일정하게 유지시켜준다. 또한 제안하는 송신단의 off-chip 저항은 기생 캐패시터, 인덕터에 의한 termination의 임피던스 부정합을 줄여준다. 제안된 송신단을 검증하기 위해서 $50{\Omega}$의 출력저항을 유지하면서 8-레벨의 출력을 제공하는 전압모드 송신단을 1.5V의 70nm 1-poly 3-metal DRAM공정을 이용하여 구현하였다. 수신단 termination이 존재하지 않는 SSTL 채널에서 제안하는출력레벨 조절이 가능한 송신단을 이용함으로 1.6-Gb/s에서 54%의 jitter 감소가 측정되었다.

• 한국항행학회논문지
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• 제23권2호
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• pp.166-171
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• 2019

본 논문은 6.78 MHz무선전력전송 송신기의 전송 효율을 높이고 송수신 코일 간격 변화에도 안정적 특성을 확보하기 위해 전류 모드 클래스 D 전력증폭기를 설계한다. 선형증폭기의 이론적인 효율을 제한하는 트랜지스터의 기생 커패시터 성분에 의한 손실을 적게 만들어 전력증폭기의 효율을 향상시킨다. 회로 설계 시뮬레이터를 이용하여 고효율 증폭기를 설계하고 부하 임피던스 변화에 따른 전력 출력, 효율 특성을 시뮬레이션하여 검증하였다. 시뮬레이션에서 DC 바이어스 30 V일 때 42.1 dBm의 출력과 95%의 효율을 갖도록 설계하였다. 전력증폭기를 제작하여 42.1 dBm (16 W)의 출력에서 91%의 효율을 보였다. 드론 무선전력전송에 적용될 송수신 코일을 제작하였으며, 송수신 코일 간격에 따른 부하변화에 따라 전력부가효율이 최대 88% 이고 출력전력 $42.1dBm{\pm}1.7dB$의 특성을 나타내었다.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1104-1112
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• 2013

본 논문에서는 감지기에서 특정 거리만큼 떨어진 곳에 버블 형태의 감지 영역을 형성하는 새로운 버블형 동작 감지기를 위해 나노초의 발진 기동 시간과 8.35 GHz의 중심주파수를 가지는 광대역 콜피츠 전압제어발진기를 설계 및 제작하였다. 전압제어발진기는 HEMT 소자 및 콜피츠 궤환 구조를 이용한 부성 저항부와 바랙터 다이오드 및 단락된 마이크로스트립 분기 선로를 이용한 공진부로 구성되었다. 패키지된 트랜지스터의 기생 인덕턴스로 인해 8.1 GHz에서 용량성 값에서 유도성 값으로 변하는 부성 저항부의 리액턴스 변화는 마이크로스트립 분기 선로와 직렬 캐패시터를 이용하여 보상하였다. 부성 저항 값을 결정하는 궤환 캐패시터들의 값을 조정함으로써 부성 저항 값 변화에 따른 발진 기동 시간 개선 여부와 부성 저항부의 입력 리액턴스 기울기 변화에 따른 대역폭 개선 여부도 조사되었다. 제작된 전압제어발진기는 2.3 GHz(28 %)의 튜닝 대역폭과 4.1~7.5 dBm의 출력 전력, 그리고 2 nsec 이하의 발진 기동 시간을 가지는 것으로 측정되었다.

• 전자공학회논문지
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• 제52권2호
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• pp.89-96
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• 2015

본 논문에서는 휴대용 기기를 위한 고효율 삼중 모드 부스트 변환기를 나타낸다. 제안하는 부스트 변환기는 펄스폭변조 방식를 사용하며 부하 전류에 따라 펄스 스키핑 모드 (Pulse Skipping Mode, PSM), 불연속 전류 모드(Discontinuous Conduction Mode, DCM) 및 연속 전류 모드 (Continuous Conduction Mode, CCM)의 세 가지 동작 모드를 갖는 것을 특징으로 한다. 또한, 전류 불연속 모드에서 역 전류 흐름 및 인덕터의 공진에 의한 발진 현상을 효과적으로 방지하기 위해 발진 억제기 (Ringing suppressor)를 적용하여 효율을 극대화 시켰다. 제안하는 부스트 변환기는 동부 $0.18{\mu}m$ BCD 공정을 사용하여 구현되었다. 단일 셀 리튬-이온 배터리로부터 2.5V-4.2V의 가변 입력전압을 받아서 4.8V의 고정 전압을 출력하며 최대 300mA의 부하전류를 공급할 수 있다. 이 때 최대 리플 전압은 3.1mV이며, 연속 전류 모드에서 92%, 불연속 전류 모드에서 87% 이상의 높은 효율을 나타낸다. 또한, 펄스 스키핑 모드를 통해 적은 부하전류 조건하에서도 60% 이상의 효율을 가지며 모드 변경 구간에서의 효율 감소가 최소화되는 것을 특징으로 한다.

• 한국통신학회논문지
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• 제42권4호
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• pp.864-870
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• 2017

본 논문은 넓은 부하 전류를 요구하는 휴대 기기에서 사용될 목적으로 주파수 전압 변환을 이용하여 모드 제어 가능한 듀얼 모드 벅 변환기를 설명한다. 기존의 히스테스테릭 벅 변환기의 문제인 저 부하에서의 PLL 보상 및 효율 저하를 제안하는 듀얼 벅 변환기의 개선된 PFM 모드를 통해 해결한다. 또한 기존의 듀얼 모드 벅 변환기의 주요 회로인 모드 제어기에서의 부하 변화 감지의 어려움과 느린 모드 전환 속도를 제안하는 모드 제어기로 개선 시킨다. 제안하는 모드 제어기는 최소 1.5us의 모드 전환 시간을 가진다. 제안하는 DC-DC 벅 변환기는 $0.18{\mu}m$ CMOS 공정에서 설계하였으며 칩 면적은 $1.38mm{\times}1.37mm$이다. 기생 소자를 포함한 인덕터와 커패시터를 고려한 후 모의실험 결과는 1~500mA의 부하 전류 범위에서 입력 전압을 2.7~3.3V를 가지며 PFM 모드는 65mV이내, 히스테리틱 모드에서는 고정된 스위칭 주파수 상태에서 16mV의 출력 리플 전압을 가지는 1.2V의 출력 전압을 생성한다. 제안하는 듀얼 모드 벅 변환기의 최대 효율은 80mA에서 95%를 나타내며 해당 전체 부하 범위에서 85% 이상의 효율을 지닌다.