• 전자공학회논문지C
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• 제35C권11호
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• pp.21-30
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• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.

• 한국산학기술학회논문지
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• 제21권3호
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• pp.585-593
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• 2020

현재까지 총 29건의 전기저장장치의 화재가 발생되었는데, 이 중 22건이 신재생에너지 연계용이며, 완전충전 이후, 운전대기 상태인 휴지기간 동안에 계절과 무관하게 화재사고가 발생되었다. 이것은 병렬로 연결된 셀들의 SOC 상태가 서로 다른 경우, 의도하지 않게 SOC가 높은 셀에서 낮은 셀로 전류가 이동하는 셀프에너지 밸런싱 현상으로, 일부 셀이 과충전되어 열폭주로 인한 화재의 원인으로 평가되고 있다. 따라서, 본 논문에서는 전기저장장치의 셀프에너지 밸런싱을 방지하는 새로운 BMS의 회로구성과 운용 알고리즘 그리고 SOC 평가알고리즘을 제안한다. 제안한 알고리즘과 구현한 BMS를 바탕으로 리튬이온전지의 열화 특성과 열화 및 정상 셀 간의 셀프에너지 밸런싱 특성을 분석한 결과, 정상 셀 대비 열화 셀의 방전 용량 비율은 91.75[%]이며, 열화율이 8.25[%]임을 알 수 있었고, SOC가 높은 정상 셀에서 SOC 낮은 열화 셀로 전류가 이동하는 셀프에너지 밸런싱 현상이 발생함을 확인하였다. 또한, 셀프에너지 밸런싱 전류가 과도하게 높아지는 경우, BMS가 확실하게 셀들의 병렬연결을 분리하여, 리튬이온전지의 안전성을 향상시킬 수 있어, 본 논문에서 제안한 BMS의 유용성을 확인하였다.

• 대한의용생체공학회:의공학회지
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• 제16권4호
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• pp.507-516
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• 1995

근전도 신호(electromyogram)의 시변 비정상(time varying nonstationary) 특성은 신호의 정확한 모델링 및 인식에 제약 조건으로 받아들여 졌다. 특히, 최근 들어 장애자들을 위한 보철제어분야에서 근전도 신호를 이용한 기능적 전기 자극을 위한 FES(funcitonal electrical stimulation) 시스템에 있어 근전도 신호의 파라메터 인식은 중요한 요소로서 작용한다. 그러나, 근전도 신호는 자세의 변화 및 근육 피로도 등의 요인에 의해서 시변 비정상 특성을 띠고 있기 때문에 시간에 따라 변하는 인식 파라메터를 정확하게 인식할 수 있는 새로운 알고리즘의 개발과 실시간 처리가 가능한 컴퓨터 하드웨어의 설계가 요구된다. 따라서, 본 논문에서는 시평면의 근전도 신호를 이산 여현 변환(discrete cosine transform)을 이용하여 변환 평면으로 옮긴 다음 상태 방정식(state space equation)을 써서 변환 평면상에서의 AR(autoregressive) 모델을 세우고 주어진 근전도 신호에 대해 모델 파라메터를 추정하였으며, 제안한 알고리즘은 실시간 처리를 위하여 2개의 독립적인 중앙 연산 처리 장치를 갖춘 INMOS사의 IMS T-805 병렬 처리 컴퓨터를 이용하여 동시 다발적인 연산을 수행함으로서 알고리즘의 연산 효율을 높였다. 제안된 알고리즘의 타당성을 검증하기 위해 모델의 추정 오차에 영향을 미치는 입력 자기상관 행렬(input correlation matrix)의 condition number의 변화 및 평균자승오차(mean square error)를 구하여 기존의 SLS(sequential least square) 알고리즘과 비교하였다.

• 한국전자파학회논문지
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• 제12권1호
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• pp.1-10
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• 2001

본 논문에서는 비동기 DS-CDMA 시스템의 성능 개선 기법으로서 다단 간섭제거기 (Multistage PIC)와 부분 다단 간섭제거기(Partial Multistage PIC)를 채용할 때 칩 동기 에러와 위상 에러가 위상 에러가 다중 접속간섭(MAI : Multiple Access Interference) 제거능력에 미치는 영향의 정도를 이론적으로 분석하고 이를 검증하기 위한 컴퓨터 시뮬레이션을 수행하였다. 성능 분석 결과로부터 동기가 완전한 경우에는 다단 간섭제거기와 부분 다단 간섭제거기 모두 큰 폭의 성능 개선을 이룰 수 있었는데 단(stage) 수를 증가시킬수록 다단 간섭제거기와 부분 다단간섭제거기의 성능 개선은 비슷하였다. 또한, 칩 동기 에러와 위상 에러기를 고려 할 경우, 1단(no cancellation)에서의 성능 열화가 각 단의 상관기 출력(decision statistic)에 영향을 줌으로써 다단 간섭제거기와 부분 다단 간섭제거기의 성능 개선을 감소시켰다. 그렇지만, 불완전 동기에도 불구하고 단(stage) 수를 증가시키면 두 간섭제거기 모두 강한 간섭제기능력을 보였다. 실제 시스템에서는 완벽한 칩 동기와 위상 동기 획득이 불가능하기 때문에 칩 동기 에러와 위상 에러에 대해서도 큰 폭의 성능 개선을 이룰 수 있고 구현상의 복잡도도 줄일 수 있는 간섭제거기가 필요하게 된다. 따라서 기존의 다단 간섭제거기와 거의 동일한 성능 개선을 달성하면서 구조가 간단하고 계산량이 적은 부분 다단 간섭제거기의 활용도가 높아질 것이 예상된다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제7권9호
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• pp.219-226
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• 2018

조합에서 모든 경우의 수를 생성하는 체계적인 방법 중 하나는 조합 트리를 구성 하는 것이며 조합 트리를 구성하는 시간 복잡도는 O($2^n$)이다. 조합 트리는 그래프 동형 문제나 빈발 항목집합을 계산하는 초기 모델 등 다양한 목적으로 활용된다. 그러나 조합의 모든 경우의 수를 탐색해야 하는 알고리즘은 높은 시간 복잡도로 인해 현실적으로 활용되기 어렵다. 그럼에도 불구하고 데이터의 양이 방대해지고 이를 활용하기 위한 다양한 연구가 진행되면서 모든 경우의 수를 탐색해야만 하는 경우가 늘고 있다. 최근 GPU환경이 보급되고 쉽게 접할 수 있게 되면서 직렬 환경에서 높은 시간 복잡도를 가지는 알고리즘들을 병렬화 하여 시간을 줄이려는 다양한 시도가 이루어지고 있다. 조합에서 모든 경우의 수를 생성하는 방법은 순차적으로 진행되고 하부 작업의 크기가 편향되기 때문에 병렬 구현에 적합하지 않다. 병렬 알고리즘의 성능은 모든 스레드가 비슷한 크기의 작업을 가질 때 극대화될 수 있다. 본 논문에서는 모든 경우의 수를 구하는 문제를 병렬화하기 위하여 CPU와 GPU가 효율적으로 협업하기 위한 방법을 제안한다. 제안한 알고리즘의 성능을 검증하기 위하여 이론적인 측면에서 시간 복잡도를 분석하고, CPU와 GPU환경에서 다른 알고리즘과 본 연구에서 제안한 알고리즘의 실험 시간을 비교한다. 실험 결과 본 연구에서 제안한 CPU와 GPU의 협업 알고리즘은 이전 알고리즘에 비하여 CPU의 수행시간과 GPU의 수행시간의 균형을 유지하였고 아이템의 개수가 커질수록 괄목할 만한 시간 개선을 보였다.

• 한국지식정보기술학회논문지
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• 제12권4호
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• pp.539-550
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• 2017

본 논문에서는 UHF대역 원통형 다이폴 배열 안테나에 대해서 설계, 제작 및 시험을 하였다. 제안하는 안테나는 원통형 다이폴을 수직으로 4단 배열하였다. 원통형 다이폴 내부에는 병렬구조 급전회로를 설치하여 광대역 매칭이 되도록 구현하였다. 급전회로를 원통형 다이폴 중심에 설치하여 방위각 방향 무지향 방사패턴의 이득평탄도 특성을 최적화하였다. 급전회로에서 분기되는 신호의 차이를 최소화하여 대칭적인 방사패턴을 구현하였다. 요구 규격은 UHF대역에서 대역폭 11.2% 이상, 이득 6dBi 이상, 2:1 이하의 정재파비, 수평방향 방사패턴 이득평탄도 ${\pm}1dB$ 이내, 고각 방향 방사패턴 3dB 빔폭 13도 이상이다. M&S를 통해서 구현 가능성을 확인하고, 제작 및 시험을 통해서 M&S 결과를 검증하였다. 시험결과는 UHF대역에서 대역폭 11.2%, 이득 6.30~8.31dBi, 정재파비 1.53:1 이하, 방위각 방향 방사패턴 이득평탄도 ${\pm}0.2dB$ 이내, 고각 방향 방사패턴 3dB 빔폭은 15.62~15.84도이다. 시험결과 모든 규격을 충족하였다.

• 정보보호학회논문지
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• 제13권5호
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• pp.179-187
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• 2003

최근 빠른 하드웨어의 구현은 속도의 효율성을 중시하는 환경에서 큰 관심의 대상이 되고 있다. 유한체 연산기는 연산과정이 복잡한 곱셈 연산에 의해 속도가 결정된다. 연산 수행 속도를 빠르게 개선하기 위해 본 논문에서는 하드웨어 구조를 기존의 Mastrovito방법을 이용하여 제안하고자 한다. 삼항기약다항식(trinomial) p($\chi$)=$\chi$$^{m}$ ＋$\chi$$^n$＋1를 이용하여 제안하는 곱셈기의 시간 복잡도를 기존의 복잡도 T$_{A}$+( (m-2)/(m-n) +1+ log$_2$(m) ) T$_{x}$에서 T$_{A}$＋(1＋ log$_2$(m-1)＋ n/2 ) T$_{x}$으로 감소시킨다. 그러나 공간 복잡도를 살펴보면 AND 게이트 수가 기존의 복잡도와 m$^2$으로 같지만, XOR 게이트의 수는 기존 복잡도인 m$^2$-1에서 m$^2$＋(n$^2$-3n)/2으로 기약다항식의 중간항 차수인 n에 따라 약간 증가된다. 기약다항식의 최고차 항을 표준에서 권장하는 차수와 그에 준하는 다항식의 차수에 대해 XOR 공간 복잡도가 평균적으로 1.18% 증가하는 데 비해, 시간 복잡도는 평균적으로 9.036% 정도 감소한다.

• 한국통신학회논문지
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• 제18권12호
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• pp.1970-1982
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• 1993

본 논문에서는 vector-radix 2차원 고속 DCT(VR-FCT)를 VLSI 병렬계산하기 위한 효율적인 어레이 알고리듬을 제안하고, 이를 집적회로로 구현하기 위한 회로를 설계하였다. VR-FCT 알고리듬의 버터플라이 연산부분을 2차원 어레이에 매핑하여 이를 병렬 및 파이프라인 처리함을써 VR-FCT 알고리듬의 고속성과 2차원 어레이의 병렬성 및 국부통신 특성을 동시에 이용할 수 있다는 특징을 갖는다. 제안된 구현방식은 RCA 방식과는 달리 transposition 메모리가 필요치 않으며, 2차원 어레이의 구조적인 규칙성, 모듈성 및 국부연결성 등에 의해 회로설계 시간의 단축, 설계검증 및 설계변경등이 용이하여 VLSI 구현에 매우 적합하다. 연산회로는 곱셈기를 사용하기않고 가산기만으로 설계하였으며, 2의 보수연산 대신에 Canonic-Signed Didit(CSD) 코드를 사용함으로써 약 30%의 가산횟수를 줄일 수 있었다. 제안된 방법의 DCT 연산과정을 C언어로 모델링하여 회로의 유한 레지스터 길이에 대한 연산정밀도를 분석하였다. 제안된 어레이 알고리듬의 시간성능은 (N*N) 2차원 DCT에 대해 O(N+Nnzd-log2N)의 시간 복잡도를 갖는다. 시뮬레이션 결과고부터 Nnzp=4이고 50MHz 클럭이 사용되는 경우, (8*8) DCT계산에 약 0.88 sec가 소요괴며, 약 72*10 pixels/sec의 연산성능이 예상된다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.55-62
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• 2005

본 논문에서는 공간-주파수 OFDM (SF-OFDM) 기법을 위한 효율적인 심볼 검출 알고리즘이 제안되고, 이를 기반으로 하는 SF-OFDM 무선 LAN 기저대역 프로세서의 구현 결과가 제시된다. SF-OFDM 기법에서 부반송파의 개수가 적은 경우 부채널간 간섭이 발생하게 되며, 이러한 간섭은 다이버시티 시스템의 성능을 크게 저하시킨다. 제안된 알고리즘은 부채널간 간섭을 병렬적으로 제거함으로써 기존 알고리즘에 비해 큰 성능 이득을 얻는다. 컴퓨터 모의실험을 통한 비트오류율 (BER) 성능 평가 결과 두개의 송${\cdot}$수신 안테나를 사용하는 경우 10-4의 BER에서 기존 알고리즘에 비해 약 3 dB의 성능이득을 얻음을 확인하였다. 제안된 심볼 검출 알고리즘이 적용된 SF-OFDM 무선 LAN 시스템의 패킷오류율 (PER), link throughput 및 coverage 성능이 분석되었다. 최대 전송률의 $80\%$를 목표 throughput으로 설정 했을 때, SF-OFDM 기반 무선 LAN 시스템은 기존의 IEEE 802.11a 무선 LAN 시스템에 비해 약 5.95 dB의 SNR 이득과 3.98 미터의 coverage 이득을 얻을 수 있었다. 제안된 알고리즘이 적용된 SF-OFDM 무선 LAN 기저대역 프로세서는 하드웨어 설계 언어를 통해 설계되었으며, 0.18um 1.8V CMOS 표준 셀 라이브러리를 통해 합성되었다. 제시된 division-free 하드웨어 구조와 함께, 구현된 프로세서의 총 게이트 수는 약 945K개였으며, FPGA 테스트 시스템을 통해 실시간 검증 및 평가되었다.

• 대한전자공학회논문지SP
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• 제41권3호
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• pp.139-146
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• 2004

본 논문에서는 솔더페이스트의 이차원 및 삼차원 자동검사를 함께 할 수 있는 복합 검사 광학계와 그 구동유닛을 단일 프로브 시스템으로 구현하고, 그를 위한 효과적인 비젼검사 알고리즘을 제안하였다. 솔더페이스트의 이차원 검사에는 One-pass Run Length 레이블링 알고리즘을 제안하여 입력 영상으로부터 솔더 페이스트 형상을 효과적으로 추출하도록 하였고, 고속 검사를 위한 프로브의 최적 이동 경로도 구하였으며, 삼차원 검사에는 기존의 레이져 슬릿빔(slit-beam) 방식 대신 격자 투영식 모아레 간섭계에 기반한 위상이동 알고리즘을 도입하여 고정밀 검사가 가능토록 하였다. 전체 소프트웨어 구현에는 MMX 병렬처리기법도 적용함으로써 더욱 고속화 하였다. 10㎜×10㎜의 단위 측정영역(field of view: FOV)에 대하여 x, y 축으로 10㎛ Z축으로 l ㎛의 분해능을 가지는 이차원 및 삼차원 복합 광학 검사 시스템을 제작하여 실험한 결과, 한 FOV에 대한 솔더페이스트의 이차원 및 삼차원 검사를 영상포착 후 각각 평균 11msec와 15msec의 짧은 시간에 처리할 수 있었고, ±1㎛의 두께 측정 정밀도를 얻을 수 있었다.