• 전자공학회논문지B
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• 제33B권3호
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• pp.62-68
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• 1996

A CMOS transmitter ASIC for the ATM switching system etc., was designed to transmit 155.52 Mbps serial data transformed from 19.44 Mbps parallel data. 155.52 MHz clock for synchronization of data is genrated using reference 19.44 MHz clock by an analog PLL while parallel to serial data conversion is done by a digital circuit. Circuit simulations confirm that PLL locking and data conversion are accomplished successfully. The area of the designed ASIC chip is 1.3${\times}1.0mm^2$. The locking time and the power consumption of the chip are about 600 nsec and less than 150 mW, respectively.

• 대한전자공학회논문지
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• 제9권1호
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• pp.25-30
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• 1972

일정한 패턴의 디지탈·코오드가 검출될 때 마다 "1"이 송출된것으로 하는 디지탈 데이타 통신을 종래 2,400bit/sec.에 한정되었던 유선전화 케이블에 적용하여 속도를 향상시켰다. 코오드늘 "1"의 연속클라스타를 사용하여 수신단에 홰이스·록크드·루우프를 두어 그 여파부분의 시정수를 키워 PLL 고유의 잡음불감특성을 활용함으로서 에라율이 적으면서도 20kbit/sec.의 속도를 얻을 수 있었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.72-73
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• 2013

본 논문은 계통 연계형 인버터에서 LPN 필터를 이용한 계통 위상 추종 방법을 제안한다. 기존의 FFT를 이용한 계통 위상 추종 알고리즘의 한주기 평균 계산부를 LPN 필터로 대체하여 위상 추종 성능을 개선하였다. 기존의 FFT-PLL의 경우 SRF-PLL과 달리 별도의 PI 게인 튜닝이 필요 없으며, 고조파와 같은 노이즈에 강인한 특징을 가진다. 하지만 위상 이동시에 새로운 위상을 추종하기 위해서 한주기 소요된다. 따라서 본 논문에서는 LPN 필터를 사용하여 반주기 이내에 추종할 수 있도록 성능을 개선하였다. 제안된 위상 추종 전략의 타당성을 실험을 통하여 검증하였다.

• ETRI Journal
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• 제30권4호
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• pp.546-554
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• 2008

Phase-locked loops (PLLs) are among the most important mixed-signal building blocks of modern communication and control circuits, where they are used for frequency and phase synchronization, modulation, and demodulation as well as frequency synthesis. The growing popularity of PLLs has increased the need to test these devices during prototyping and production. The problem of distinguishing and classifying the responses of analog integrated circuits containing catastrophic faults has aroused recent interest. This is because most analog and mixed signal circuits are tested by their functionality, which is both time consuming and expensive. The problem is made more difficult when parametric variations are taken into account. Hence, statistical methods and techniques can be employed to automate fault classification. As a possible solution, we use the back propagation neural network (BPNN) to classify the faults in the designed charge-pump PLL. In order to classify the faults, the BPNN was trained with various training algorithms and their performance for the test structure was analyzed. The proposed method of fault classification gave fault coverage of 99.58%.

• 한국통신학회논문지
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• 제15권3호
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• pp.260-268
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• 1990

본 논문에서는 도약속도를 높이기 위하여 이중 주파수 합성기를 도입하였으며 시스템을 간략화하기 위하여 다음의 몇가지 방식을 제안하였다. PLL 루프에 직접 FSK 변조를 하기 위해 VCO의 이득을 선형화시켰으며, 2개의 수동상관기를 이용하여 코드동기를 얻을 수 있는 수정된 정합 필터 방식을 제안하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2001년도 전력전자학술대회 논문집
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• pp.506-509
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• 2001

A high power U.P.S system utilizing the parallel connection of low power U.P.S is developed. For the purpose of elimination the circular current between U.P.S.s, a digital circuit is employed. Furthermore a double phase synchronization and an interphase reactor are used to eliminate the circular current and the voltage ripples caused by the system parameter unbalances of parall connected U.P.S.s. The digital controller is implemented with ADSP21061 as aspect of a functional convenience.

• 한국컴퓨터정보학회논문지
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• 제5권3호
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• pp.106-111
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• 2000

본 논문에서는 기존의 주파수 합성기 구현 방법인 DS, DDS, PLL방식을 조합시킴으로써 여러 가지 성능(전환시간, 안정성. 분해능)을 향상시킬 수 있는 주파수 합성기의 DCO 제어기를 설계하였는데, 이 DCO controller는 병렬처리 기법 및 신경망에서 사용하는 기법인 패턴매칭 기법을 사용하였다. 본 논문에서 설계된 DCO controller는 이동통신의 hand-off시와 같은 빠르고 정확한 동기를 요구하는 시스템에 유용하게 사용될 것이다.

• 한국지능시스템학회논문지
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• 제14권1호
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• pp.93-99
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• 2004

Neural oscillator can be applied to oscillatory systems such as analyses of image information, voice recognition and etc. Conventional EBPA (Error back Propagation Algorithm) is not proper for oscillatory systems with the complicate input`s patterns because of its tedious training procedures and sluggish convergence problems. However, these problems can be easily solved by using a synchrony characteristic of neural oscillator with PLL(Phase Locked Loop) function and by using a simple Hebbian learning rule. Therefore, in this paper, a technique for Recognition of the Korean Alphabet using Phase Synchronized Neural Oscillator was introduced.

• 정보통신설비학회논문지
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• 제3권2호
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• pp.11-17
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• 2004

In this paper we propose a new conceptual system for a network clock in which all node clocks are simultaneously synchronized to the national standard by intermediation parameter of satellite time. Experiments have shown the possibility of its adoption by real networks. The new proposed method has various structural benefits, in particular all node clocks can be kept at the same hierarchical quality in contrast to the existing method. The measurement results show that the accuracy of the experimental slave clock system can be kept within a few parts In 1012 and the MTIE (Maximum Time Interval Error) sufficiently meets ITU-T G.811 for the primary reference clock. A prototype system with fully automatic operational functions has been realized at present and is expected to be directly used for communication network synchronization in the near future.

• 한국통신학회논문지
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• 제22권8호
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• pp.1765-1773
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• 1997

PLL을 사용하는 통신 시스템에서는 선로 잡음에 의해서 사이클 슬립 현상이 발생 할 수 있다. 이 사이클 슬립 현상이 동기식 스트림 암호 통신 시스템에 발생하면 난수 동기 이탈 현상을 발생시켜 통신을 할 수 없게 된다. 이러한 난수 동기 이탈의 위험성을 줄이기 위하여 연속 재동기 방식을 사용하지만 이에 따른 문제점이 있다. 본 논문에서는 수신 클럭 복원시에 사용되는 수신 클럭 보상 알고리즘을 연속 재동기 방식에 적용하여 기존의 연속 재동기 방식의 문제점을 해결하는 방법을 제안하였다. 즉, 정해진 기준 시간 동안에 실제 수신 클럭 펄스 수를 계수하여 얻은 계수치와 동일 시간 동안에 사이클 슬립이 발생하지 않은 정상 상태에서의 수신 클럭 펄스 수인 정상치가 일치하지 않으면 사이클 슬럽이 발생된 것으로 판단하여 훼손된 수신 클럭을 사이클 스립의 발생 형태에 따라 클럭 펄스를 더해주거나 빼주는 방법을 연속 재동기 방식과 같이 사용하였다. 제안된 방법을 절대 클럭 동기를 요구하는 동기식 스트림 암호 통신 시스템에서 시험한 결과 기존의 연속 재동기 방법에 비하여 재동기 시간을 최대 20배까지 단축시켰는데 그것은 전송 데이터 량을 17.8% 감축하는 효과와 동일하다.