• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2001년도 춘계종합학술대회
• /
• pp.197-200
• /
• 2001

최근의 확산대역 통신 방식에 사용되는 주파수 합성기는 주파수 스위칭 시간이 중요한 요소가 되고 있다. FH-SS(Frequency Hopping Spread Spectrum) 송수신기에서 고속 주파수 합성기 설계는 채널 효율을 높이기 위해 매우 중요하다. 본 논문에서는 기존 PLL방식에 직접 접근 주파수 합성 (DDS) 방식을 응용하여 1 $\mu\textrm{s}$ 이하의 스위칭 시간을 갖는 고속 주파수 합성기를 설계하고, 이를 2.4GHz 대리의FH-SS 송수신기에 적용하여 시뮬레이션 결과 20% 이상의 채널 효율 개선 효과를 얻었다.

• 한국전자파학회논문지
• /
• 제24권1호
• /
• pp.55-63
• /
• 2013

디지털 역지향성 안테나 시스템은 사전 정보 없이 입사된 신호의 위상을 추적하고 위상을 반대로 돌려 수신된 방향으로 재전송을 할 수 있는 시스템으로써 아날로그 역지향성 안테나와 비교하여 수정과 업그레이드가 쉽다는 장점이 있다. 이러한 특성으로 디지털 역지향성 안테나는 고속 이동체 환경에서의 빠른 빔 추적이 가능할 것이다. 특히 빠르고 정확하게 빔을 추적하기 위해서는 설계된 디지털 역지향성 안테나 시스템의 디지털 PLL의 성능이 매우 중요하므로, 본 논문에서는 디지털 역지향 안테나 시스템에서 디지털 필터 설계에 따른 위상 추적의 동작시간과 BER 성능을 확인하였다. 1 MHz의 QAM 신호를 발생시켰으며, $30^{\circ}$의 위상 지연이 생겼을 경우의 시뮬레이션 결과, 필터의 동작이 안정할 경우 위상 공액 기법을 사용한 역지향성 안테나 시스템의 성능이 사용하지 않았을 경우의 역지향성 안테나 시스템보다 약 1 dB의 성능 차이가 나며, 필터의 동작이 불안정할 경우, 발진이 일어나 위상을 추적하지 못해 성능이 매우 나빠짐을 확인할 수 있다.

• 대한전자공학회논문지TC
• /
• 제42권7호
• /
• pp.35-40
• /
• 2005

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.

• 한국통신학회논문지
• /
• 제26권12A호
• /
• pp.2000-2011
• /
• 2001

본 논문에서는 기존 1배속 및 6배속과 같은 저속 DVD 시스템에서 설계되었던 Analog PLL(Phase Locked Loop)을 고배속 동작에 유용하게 디지털화 했으며, 고속인 20배속 DVD 시스템에서의 최적 Digital PLL 모델을 제시하였다. 특히, 고속 DVD 시스템 설계에서 성능 열화의 주요 원인인 bulk delay, 샘플링 클럭 주파수 오타, 비대칭 신호 현상과 같은 채널 영향들을 고려하여 안정적으로 동작할 수 있는 DPLL 설계에 초점을 맞추었다. 우선, DPLL에서는 새로운 타이밍 에러 검출 알고리즘으로 변형된 Early-Late 방법을 제시하였다. 그리고, 비대칭 신호 보정기에는 고속으로 동작하고 안정적으로 보정 역할을 수행하는 영점교차 지점을 이용한 4샘플 신호 보정 알고리즘을 설계하였다. 본 논문에서 제안하는 타이밍 에러 검출기는 기존 방식에 비해 각각, 3dB의 SNR 이득과 지터성능이 4배 향상됨을 볼 수 있었고 또한, 영점교차 지점에서 4샘플 신호를 이용한 보정 알고리즘은 기존 방식에 비해 보상시간의 50% 단축과 2dB의 SNR 이득, 지터 성능의 34% 효율을 볼 수 있었다. 최종적으로 제안된 비대칭 보정기와 DPLL이 통합된 시스템을 BER 성능 평가를 통해서 기존 알고리즘에 비해 제안된 방식이 0.4dB, 2dB 성능 향상을 확인하였다.

• Journal of Communications and Networks
• /
• 제7권3호
• /
• pp.248-257
• /
• 2005

In this paper, we develop design procedures for carrier tracking loop for orthogonal frequency division multiplexing (OFDM) systems or other systems of blocked data. In such communication systems, phase error measurements are made infrequent enough to invalidate the traditional loop design methodology which is based on analog loop design. We analyze the degradation in the OFDM schemes caused by the tracking loop and show how the performance is dependent on the rms phase error, where we distinguished between the effect of the variance in the average phase over the symbol and the effect of the phase change over the symbol. We derive the optimal tracking loop including optional delay in the loop caused by processing time. Our solution is general and includes arbitrary phase noise apd additive noise spectrums. In order to guarantee a well behaved solution, we have to check the design against margin constraints subject to uncertainties. In case the optimal loop does not meet the required margin constraints subjected to uncertainties, it is shown how to apply a method taken from control theory to find a controller. Alternatively, if we restrict the solution to first or second order loops, we give a simple loop design procedure which may be sufficient in many cases. Extensions of the method are shown for using both pilot symbols and data symbols in the OFDM receiver for phase tracking. We compare our results to other methods commonly used in OFDM receivers and we show that a large improvement can be gained.

• 대한전자공학회논문지SD
• /
• 제49권8호
• /
• pp.35-40
• /
• 2012

DC-DC 컨버터에서 넓은 범위의 부하에 대하여 높은 효율을 유지하기 위해서는 PWM과 PFM을 함께 사용하는 듀얼 모드 제어 방식이 흔히 사용된다. 듀얼 모드 벅 컨버터는 부하 조건에 따라서 PWM이나 PFM을 선택해서 동작하므로, 모드 제어를 위한 부가 회로로 인하여 칩 면적이 증가하고 제어 방식이 변경되는 구간에서는 최적화된 효율을 얻을 수 없다. 본 논문에서는 전류 모드의 PWM 제어 회로에서 사용하는 발진기 대신에 PLL 기반의 발진기를 사용함으로써 추가적인 제어 회로 없이 PWM과 PFM의 통합된 제어 방식으로 동작하는 벅 컨버터를 제안함으로써 듀얼 모드 벅 컨버터의 단점을 해결했다. 제안한 통합 제어 방식의 벅 컨버터는 PSIM 시뮬레이션을 통하여 검증하였으며, 설계된 벅 컨버터 회로를 Cadence Spectre로 시뮬레이션 결과 250mA의 부하에서 최대 효율은 94.7%이고 10mA의 경부하에서 효율은 85.4%이다.

• 한국정보통신학회논문지
• /
• 제10권12호
• /
• pp.2264-2270
• /
• 2006

본 논문에서는 MB-OFDM 방식의 UWB 시스템 응용을 위한 fast-hopping 주파수 합성기들을 설계하였다 세 개의 중심 주파수(3432MHz, 3960MHz, 4488MHz) 생성이 필요한 주파수합성기를 세 가지 구조로 각각 설계하고 성능을 비교하였다. 첫 번째 구조는 4224MHz의 주파수에서 동작하는 단일 PLL을 사용하여 세 개의 중심 주파수를 합성하고, 두 번째 구조는 각각의 중심 주파수에서 동작하는 세 개의 PLL을 사용한다. 본 논문에서 제안된 세 번째 구조는 3960MHz와 528MHz에서 동작하는 두 개의 PLL을 사용하여 원하는 주파수를 합성한다. 0.18um RF CMOS 공정변수를 이용하여 모의실험 한 결과 세 번째 구조가 다른 구조에 비해 switching time, spur, 칩 면적 및 전류 소모 면에서 좋은 특성을 보인다. 제안된 세 번째 구조의 주파수 합성기는 1.3ns 이하의 band switching 특성과 -36dBc 이하의 spur특성을 보이며 1.8V 공급전원 하에서 22mA의 전류를 소모한다.

• 대한전자공학회논문지SD
• /
• 제44권3호
• /
• pp.59-64
• /
• 2007

본 논문은 FPD(Flat panel Display)용 TCON(Timing Controller) 칩의 PLL에 관한 것이다. TCON 동작 시 발생하는 전원전압 변화에 대해 일정한 주파수를 출력하도록 하는 V-I 변환기를 설계하였다 새로운 V-I 변환기는 VCO's(전압 제어 발진기)의 출력 주파수를 결정짓는 전원 전압의 변화를 그에 상응하는 전류로 보상하여 전원 전압에 둔감하게 하였다. 설계된 회로는 TSMC 0.25um 1-poly 3-metal CMOS 공정으로 구현하였으며 2.5V 공급 선원에서 $192\sim360MHz$로 동작하도록 설계 하였다. 측정 결과 $192\sim360MHz$내에서 100ps 근처의 RMS 지터을 나타내었다.

• 한국전자통신학회논문지
• /
• 제4권4호
• /
• pp.247-252
• /
• 2009

본 논문은 전하펌프와 클록트리거 회로를 사용하는 프리스케일러가 포함된 UHF RFID 응용을 위한 900MHz Integer-N 방식의 주파수 합성기를 소개한다. 쿼드러처 출력이 가능한 전압제어발진기와 프리스케일러, 위상주파수검출기와 전하펌프 및 아날로그 고정 검출기는 0.35-${\mu}m$ CMOS 공정으로 설계되었다. 주파수 분주기는 verilog-HDL 모듈을 통해 설계되었으며 mixed-mode 시뮬레이션을 통해 디자인을 검증하였다. 전압제어발진기의 동작 주파수영역은 828MHz에서 960MHz이고 위상이 90도 차이나는 쿼드러처 신호를 출력한다. 시뮬레이션 결과로 위상잡음은 100KHz offset 주파수에서 -102dBc/Hz 이었으며, 고착시간은 896MHz에서 928MHz까지 32MHz step을 천이할 때 4us이다.

• 대한전자공학회논문지SD
• /
• 제40권8호
• /
• pp.598-609
• /
• 2003

본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진 회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16mW의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다.