• Journal of Power Electronics
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• 제11권3호
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• pp.360-368
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• 2011

This paper proposes an active frequency with a positive feedback in the d-q frame anti-islanding method suitable for a robust phase-locked loop (PLL) algorithm using the FFT concept. In general, PLL algorithms for grid-connected PV PCS use d-q transformation and controllers to make zero an imaginary part of the transformed voltage vector. In a real grid system, the grid voltage is not ideal. It may be unbalanced, noisy and have many harmonics. For these reasons, the d-q transformed components do not have a pure DC component. The controller tuning of a PLL algorithm is difficult. The proposed PLL algorithm using the FFT concept can use the strong noise cancelation characteristics of a FFT algorithm without a PI controller. Therefore, the proposed PLL algorithm has no gain-tuning of a PI controller, and it is hardly influenced by voltage drops, phase step changes and harmonics. Islanding prediction is a necessary feature of inverter-based photovoltaic (PV) systems in order to meet the stringent standard requirements for interconnection with an electrical grid. Both passive and active anti-islanding methods exist. Typically, active methods modify a given parameter, which also affects the shape and quality of the grid injected current. In this paper, the active anti-islanding algorithm for a grid-connected PV PCS uses positive feedback control in the d-q frame. The proposed PLL and anti-islanding algorithm are implemented for a 250kW PV PCS. This system has four DC/DC converters each with a 25kW power rating. This is only one-third of the total system power. The experimental results show that the proposed PLL, anti-islanding method and topology demonstrate good performance in a 250kW PV PCS.

• 전자공학회논문지A
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• 제29A권8호
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• pp.26-33
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• 1992

This paper describes a new phase-difference detection method and the associate process algorithm for calculating the mean value of phase difference detected and OVCXO control value and for monitoring and controlling the DP-PLL operation status to be used in the design of a high-frequency DP-PLL. Through the experiments of DP-PLL implemented with 16-bit processor, memories, pheriperals and OVCXO to eraluate the suggested method and algorithm, it is shown that a remarkable improvement in PLL function such as phase detection, and reference clock tracing capability, jitter absorbability and frequency stability compared with other existing DP-PLL synchronization device is achieved.

• 전력전자학회논문지
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• 제22권3호
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• pp.270-275
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• 2017

This paper proposes a double-phase-locked-loop (PLL) to improve the performance of position estimation in hall sensor-based permanent magnet synchronous motor control. In hall sensor-based control, a PLL is normally used to estimate the rotor position. The proposed Double-PLL consists of two PLLs, including a reset type integrator. The motor control is more accurate and has better performance than conventional PLL, such as a small estimated position ripple. The validity of the proposed algorithm is verified by simulations and experiments.

• 전력전자학회논문지
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• 제16권4호
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• pp.309-316
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• 2011

태양광 발전시스템 등에서 전력을 공급하기 위한 계통연계 인버터에서 계통전압의 동기화를 위하여 PLL시스템이 많이 사용되어 왔다. 본 논문은 단상 및 3상 계통연계 인버터의 동기화 성능을 향상시키기 위하여 루프필터 및 PI 제어기가 없는 PLL 알고리즘을 제시한다. 단상 또는 3상 계통전압으로 유도한 2상 전압을 사용하여 위상 검출기 출력이 직류성분만 있으면서 동기화되었을 때 0이 되도록 궤환신호를 결정한다. 소신호 해석방법으로 비례제어기를 사용한 PLL시스템을 모델링하여 안정도 및 정상상태 오차를 관찰한다. 시뮬레이션 및 실험결과를 통하여 제시한 PLL알고리즘의 타당성을 확인한다.

• 전기전자학회논문지
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• 제4권2호
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• pp.266-273
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• 2000

OCXO (Oven Controlled X-tal Oscillator)의 주파수 모델이 holdover 알고리즘을 DP-PLL (Digital Processing-Phase Locked Loop) 시스템에 적용하기 위해 제안되었다. 이 모델은 온도와 OCXO의 노화에 따라 2차 다항식으로 간단하게 표현된다. 모델 변수들은 LSM (Least Squared Method)을 적용한 실험 데이터로부터 얻어진다. holdover 알고리즘은 다른 실험 데이터를 사용한 동일한 모델로 모의실험 할 수 있다.

• 전력전자학회논문지
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• 제14권2호
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• pp.96-104
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• 2009

본 논문에서는 단상 전원의 위상 및 주파수 검출을 위해 전차원 상태관측기를 이용한 가상 2상 방식의 단상 위상고정루프(PLL: Phase Locked Loop) 제어기를 제안한다. 기존의 방식은 전원단에 주입된 저차 고조파를 완벽하게 제거하지 못하여 전체 PLL 시스템에 영향을 주게 된다. 제안된 알고리즘은 전차원 상태관측기를 사용하여 기본파와 고조파를 분리하고 고조파 성분을 효과적으로 제거 및 검출하여 기본파 성분만을 발생한다. 그리고 가상 발생신호 및 기존 입력신호를 함께 제어함으로써 기존방식보다 정상상태 오차를 감소시킬 수 있다. 모의실험결과 및 실제실험결과를 통하여 설계한 제어기에 의해 발생된 주파수가 실제값에 수렴하였으며 정상상태 추정 특성이 향상됨을 검증하였다. 또한 고조파 성분이 효과적으로 제거되고 기본파 성분만을 출력하는 것을 확인하였다.

• 한국항행학회논문지
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• 제24권4호
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• pp.285-290
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• 2020

본 논문에서는 텔레메트리 시스템에 적용하기 위한 PLL 기반의 시각동기 알고리즘을 제시하고 FPGA 로직을 구현하였다. 텔레메트리 시스템에서 대형 비행체의 경우 각각의 분산 획득 장치들을 통해 상태정보를 계측하여 실시간으로 비행 상태를 분석해야하므로 정밀도 향상을 위한 장치 및 시스템 간의 시각 동기의 중요성이 커지고 있다. 이 때문에 시각동기 기법으로 타 시각동기 방법보다 복잡도가 적고, 동기를 위한 추가적인 메시지 전송을 최소화하여 데이터 처리에 적은 시간이 소요되는 PLL 기반의 시각동기 알고리즘을 제안하였다. 타당성을 확인하기 위해 python 시뮬레이션을 수행하였으며 최종적으로 FPGA 내에 VHDL 로직을 구현하여 시각 동기 성능을 확인하였다.

• 한국항행학회논문지
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• 제26권6호
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• pp.441-447
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• 2022

본 논문에서는 주파수 오차 및 위상 오차가 존재하는 텔레메트리 시스템에 적용하기 위한 FLL-assisted-PLL 기반의 시각 동기 알고리즘을 제안한다. 텔레메트리 시스템은 분산 획득 장치들로부터 상태 정보를 계측하여 비행 상태를 분석할 수 있는 데이터를 생성하며, 각 상태 정보를 오차 없이 수집하기 위해서는 마스터와 슬레이브간의 정밀한 시각 동기가 필요하다. 이때, 마스터의 시각펄스에는 외부 및 내부 요소로 인하여 발생할 수 있는 주파수 및 위상 변화가 존재하므로 지속적으로 텔레메트리 데이터를 제공하기 위해서 정밀 시각 동기를 유지할 수 있는 방법이 반드시 필요하다. 본 논문에서는 고속 시각동기가 가능할 뿐만 아니라 넓은 범용성, 높은 시각 동기 정밀도를 갖는 FLL-assisted-PLL 기반의 시각 동기 알고리즘을 제안하고 구현을 통해 타당성을 검증하였다. 이때 이론적인 성능 검증을 위하여 파이썬 기반의 시뮬레이션을 수행하였으며, 실제 텔레메트리 시스템에 적용하기 위해 FPGA 내에 VHDL 로직을 구현하여 주파수 오차 및 위상 오차에 따른 성능 평가를 수행하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2015년도 추계학술대회 논문집
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• pp.185-186
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• 2015

This paper introduces general single PLL(Phase Locked Loop) algorithm and compares with proposed PLL method. The suggested PLL uses low pass filter to reduce high harmonics in real grid and uses feed forward method to compensate phase delay of the low pass filter.

• 전자공학회논문지SC
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• 제45권6호
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• pp.141-148
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• 2008

신재생 에너지 분야에서 각광받고 있는 계통 연계형 태양광 인버터에서는 계통과의 연계를 위해서 반드시 계통의 위상 정보가 필요하다. 본 논문에서는 계통 연계형 태양광 발전 시스템에서의 위상 동기화 방법으로 원하는 기준 신호의 주파수를 구하여 동기신호로 사용하고, DFT(Discrete Fourier Transform) 알고리즘을 이용하여 기준 신호와의 위상차를 구하여 위상차만큼 보상하는 PLL(Phase Locked Loop)의 순시 추종방법을 제안하였다. 또한 DFT 연산에 사용되는 한주기 값들을 샘플링 할때마다 보정 위상 값을 구하는 방법과 특정 주파수의 기준신호에 대한 주파수 및 위상 추종뿐만 아니라 다양한 주파수 신호에 대한 주파수 및 위상을 추종하는 방법을 적용하여 시뮬레이션과 실험을 통해 본 논문의 타당성을 검증하여 유효성을 보이고자 한다.