• 마이크로전자및패키징학회지
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• 제15권3호
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• pp.47-52
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• 2008

높은 종횡비를 갖는 비아 및 트렌치 상에 절연 막으로서 $SiO_2$를 증착하고 증착 특성 및 막의 특성을 연구하였다. 실리콘 관통 전극에서 절연 막은 전극의 벽면과 그 내부에 충진 된 물질간의 상호 확산 감소와 물질 간 접착, 전기적 절연, 디바이스로의 전기적 누수 차단 등의 역할을 해야 한다. 따라서 이러한 특성을 확인하기 위해 3종의 화학 기상 증착법인 PECVD, PETEOS, ALD을 선정하고 절연 막 증착 후 특성평가를 진행 하였다. 특성평가 항목 중 step coverage는 PECVD : <30%, PETEOS : 45%, ALD : 75%, 표면 거칠기는 PECVD : 27.8 nm, PETEOS : 2.1 nm, ALD : <2.0 nm으로 측정되어 막질의 특성은 ALD가 가장 우수하게 평가 되었으나, 실제 기술의 적용에서 가장 중요한 요소인 증착률에서 ALD는 $18\;\AA/1cycle$로서 $10\;\AA/min$ 이라는 대략적 시간이 소요되어 $5000\;\AA/min$의 증착률을 보인 PETEOS에 비해 매우 낮은 수준으로 최소 $1000\;\AA$ 이상의 두께가 요구되는 절연 막의 적용에는 어려움이 있고, 따라서 PETEOS가 본 연구에서 최적의 recipe라 평가되었다.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.15-20
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• 2004

산화막위에 증착된 금속박막과 산화막과의 계면효과를 조사하였다. 산화막으로는 현재 반도체소자제조공정에 많이 사용되고 있는 BPSG 산화막과 PETEOS 산화막을 사용하였다. 이 두 종류의 산화막위에 적층구조의 금속박막을 형성한 후, 금속박막의 열처리에 의한 계면의 영향을 SEM (scanning electron microscopy), TEM (transmission electron microscopy), AES (auger electron spectroscopy)를 사용하여 조사하였다. BPSG 산화막위에 증착된 금속박막을 $650^{\circ}C$ 이상에서 RTP anneal을 한 경우, BPSG 산화막과 금속박막의 계면결합상태가 좋지 않았고, BPSG 산화막과 금속박막의 계면에 phosphorus가 축적된 영역을 확인하였다. 반면에 PETEOS 산화막위에 증착된 금속박막의 경우, RTP anneal 온도에 관계없이 계면결합상태는 좋았다. 본 연구에서 BPSG 산화막위에 금속박막을 증착할 경우 RTP anneal 온도는 $650^{\circ}C$ 보다 작게 하여야 함을 알 수 있었다.

• Korean Chemical Engineering Research
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• 제47권6호
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• pp.715-719
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• 2009

본 연구에서는 DNA 정보를 상변화 물질의 전기저항 변화특성으로 검출할 수 있는 상변화 전극 기판을 개발하였다. 이를 위해 반도체 공정에서 사용하는 Al을 사용하여 전극 기판을 제작하였다. 하지만 주사전자현미경을 이용하여 Al 전극의 단면 상태를 확인해 본 결과 PETEOS(plasma enhanced tetraethyoxysilane) 내에서 보이드(void)가 발생하여 후속공정인 에치백과 세정공정 분위기에 과도하게 노출되어 심하게 손상되어 전극과 PETEOS 사이에 홀(hole)로 변형된다. 이 문제점을 해결하기 위하여 에치백 및 세정 공정을 진행하지 않으면서 $Ge_2Sb_2Te_5$(GST) 박막의 단차피복성(stepcoverage)을 좋게 할 수 있고, 열역학적으로 GST 박막과의 반응성을 고려했을 때 안정적이면서 비저항이 낮은 TiN 재료를 사용하여 상변화 전극 기판을 제작하였다. 주사전자현미경을 통하여 전극의 단면의 상태를 관찰하였으며 TiN 전극과 GST 박막이 정상적으로 연결되어 있는 것을 확인하였다. 또한 저항측정 장비를 사용하여 TiN 상변화 전극 기판 위에 증착된 GST의 비정질과 결정질의 저항을 측정하였고, GST의 비정질과 결정질저항의 차이는 약 1,000배 정도로 신호를 검출하는데 충분함을 확인하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 춘계학술발표강연 및 논문개요집
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• pp.61-61
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• 2003

CMP(Chemical Mechanical Polishing)는 VLSI의 제조공정에서 실리콘웨이퍼의 절연막내에 있는 토포그래피를 제어할 수 있는 광역 평탄화 기술이다. 또한 최근에는 실리콘웨이퍼의 나노토포그래피(Nanotopography)가 STI의 CMP 공정에서 연마 후 필름의 막 두께 변화에 많은 영향을 미치게 됨으로 중요한 요인으로 대두되고 있다. STI CMP에 사용되는 CeO$_2$ 슬러리에서 첨가되는 계면활성제의 농도에 따라서 나노토포그래피에 미치는 영향을 제어하는 것이 필수적 과제로 등장하고 있다. 본 연구에서는 STI CMP 공정에서 사용되는 CeO$_2$ 슬러리에서 계면활성제의 농도에 따른 나노토포그래피의 의존성에 대해서 연구하였다. 실험은 8 "단면연마 실리콘웨이퍼로 PETEOS 7000$\AA$이 증착 된 것을 사용하였으며, 연마 시간에 따른 나노토포그래피 의존성을 알아보기 위해 연마 깊이는 3000$\AA$으로 일정하게 맞췄다. 그리고 CMP 공정은 Strasbaugh 6EC를 사용하였으며, 패드는 IC1000/SUBA4(Rodel)이다. 그리고 연마시 적용된 압력은 4psi(Pounds per Square Inch), 헤드와 정반(table)의 회전속도는 각각 70rpm이다 슬러리는 A, B 모두 CeO$_2$ 슬러리로 입자크기가 다른 것을 사용하였고, 농도를 달리한 계면활성제가 첨가되었다. CMP 전 후 웨이퍼의 막 두께 측정은 Nanospec 180(Nanometrics)과 spectroscopic ellipsometer (MOSS-ES4G, SOPRA)가 사용되었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.63-63
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• 2003

The nanotopography of silicon wafers has emerged as an important factor in the STI process since it affects the post-CMP thickness deviation (OTD) of dielectric films. Ceria slurry with surfactant is widely applied to STI-CMP as it offers high oxide-to-nitride removal selectivity. Aiming to control the nanotopography impact through ceria slurry characteristics, we examhed the effect of surfactant concentration and abrasive size on the nanotopography impact. The ceria slurries for this study were produced with cerium carbonate as the starting material. Four kinds of slurry with different size of abrasives were prepared through a mechanical treatment The averaged abrasive size for each slurry varied from 70 nm to 290 nm. An anionic organic surfactant was added with the concentration from 0 to 0.8 wt %. We prepared commercial 8 inch silicon wafers. Oxide Shu were deposited using the plasma-enhanced tetra-ethyl-ortho-silicate (PETEOS) method, The films on wafers were polished on a Strasbaugh 6EC. Film thickness before and after CMP was measured with a spectroscopic ellipsometer, ES4G (SOPRA). The nanotopogrphy height of the wafer was measured with an optical interferometer, NanoMapper (ADE Phase Shift)

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 춘계학술대회 논문집 반도체 재료 센서 박막재료 전자세라믹스
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• pp.26-29
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• 2004

High density plasma fluorinated silicate glass (HDP FSG) is used as a gap fill film for metal-to-metal space because of many advantages. However, FSG films can cause critical problems such as bonding issue of top metal at package, metal contamination, metal peel-off, and so on. It is known that these problems are caused by fluorine penetration out of FSG film. To prevent it, FSG capping layers such like SRO (Silicon Rich Oxide) are needed. In this study, their characteristics and a capability to block fluorine penetration for various FSG capping layers are investigated. Normal stress and High stress due to denser film. While heat treatment to PETEOS caused lower blocking against fluorine penetration, it had insignificant effect on SiN. Compared with other layers, SRO using ARC chamber and SiN were shown a better performance to block fluorine penetration.

• Transactions on Electrical and Electronic Materials
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• 제2권3호
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• pp.24-27
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• 2001

The end point of oxide chemical mechanical polishing (CMP) have determined by polishing time calculated from removal rate and target thickness of oxide. This study is about control of oxide removal amounts on the shallow trench isolation (STI) patterned wafers using removal rate and thickness of blanket (non-patterned) wafers. At first, it was investigated the removal properties of PETEOS blanket wafers, and then it was compared with the removal properties and the planarization (step height) as a function of polishing time of the specific STI patterned wafers. We found that there is a relationship between the oxide removal amounts of blanket and patterned wafers. We analyzed this relationship, and the post CMP thickness of patterned wafers could be controlled by removal rate and removal target thickness of blanket wafers. As the result of correlation analysis, we confirmed that there was the strong correlation between patterned and blanket wafer (correlation factor: 0.7109). So, we could confirm the repeatability as applying for STI CMP process from the obtained linear formula. As the result of repeatability test, the differences of calculated polishing time and actual polishing time was about 3.48 seconds. If this time is converted into the thickness, then it is from 104 $\AA$ to 167 $\AA$. It is possible to be ignored because process margin is about 1800 $\AA$.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.545-545
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• 2008

Poly-Si is an essential material for floating gate in NAND Flash memory. To fabricate this material within region of floating gate, chemical mechanical polishing (CMP) is commonly used process for manufacturing NAND flash memory. We use colloidal silica abrasive with alkaline agent, polymeric additive and organic surfactant to obtain high Poly-Si to SiO2 film selectivity and reduce surface defect in Poly-Si CMP. We already studied about the effects of alkaline agent and polymeric additive. But the effect of organic surfactant in Poly-Si CMP is not clearly defined. So we will examine the function of organic surfactant in Poly-Si CMP with concentration separation test. We expect that surface roughness will be improved with the addition of organic surfactant as the case of wafering CMP. Poly-Si wafer are deposited by low pressure chemical vapor deposition (LPCVD) and oxide film are prepared by the method of plasma-enhanced tetra ethyl ortho silicate (PETEOS). The polishing test will be performed by a Strasbaugh 6EC polisher with an IC1000/Suba IV stacked pad and the pad will be conditioned by ex situ diamond disk. And the thickness difference of wafer between before and after polishing test will be measured by Ellipsometer and Nanospec. The roughness of Poly-Si film will be analyzed by atomic force microscope.

• 공업화학
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• 제22권6호
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• pp.631-635
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• 2011

직접산화법으로 제조한 구형 실리카졸과 비구형 실리카졸의 입자크기와 형상에 따른 산화막의 기계화학적 연마율에 미치는 영향을 연구하였다. 구형 실리카졸은 금속 실리콘 분말로부터 직접산화법에 의해 10~100 nm까지 크기별로 제조하였다. 직접산화법으로 제조한 10 nm 크기의 실리카졸에 산, 알콜, 실란과 같은 응집유도제에 의한 첨가하여 입자간 응집을 유도한 시드 졸을 제조하고, 여기에 실리콘 분말과 알칼리 촉매를 투입하여 직접산화법으로 입자를 성장하여, 두 개 이상의 입자가 응집되어 있는 실리카 시드의 형상이 유지된 상태에서 성장한 응집 비구형 실리카졸을 제조하였다. 이를 산화막 CMP에 적용하여 구형 및 비구형 실리카졸의 입자형상 및 크기에 따른 연마율을 비교하였다. 구형 실리카의 경우, 입자크기가 증가할수록 연마율은 높아졌고, 비구형 실리카졸은 평균입경이 유사한 크기의 구형 실리카 보다 더욱 높은 연마율을 나타내었다.