• 마이크로전자및패키징학회지
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• 제14권4호
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• pp.15-20
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• 2007

시효처리에 따른 Cu pillar 범프 내 다양한 계면에서의 금속간화합물 성장거동을 각각 120, 150, $165^{\circ}C$의 온도에서 300시간동안 시효처리하면서 연구하였다. 분석 결과 Cu pillar와 SnPb 계면에서는 $Cu_6Sn_5$와 $Cu_3Sn$이 관찰되었고, 시효처리 시간이 경과함에 따라 parabolic 형태로 성장하였다. 또한 시효처리 온도가 높을수록 시간에 따른 $Cu_6Sn_5$와 $Cu_3Sn$의 성장속도는 더욱 빨랐다. kirkendall void는 Cu Pillar와 $Cu_3Sn$ 사이의 계면과 $Cu_3Sn$ 내부에서 형성되었고, 시효처리 시간이 경과함에 따라 성장하였다. 리플로우 후에 SnPb와 Ni(P)사이의 계면에서는 $(Cu,Ni)_6Sn_5$가 형성되었고, 시효처리 시간에 따른 $(Cu,Ni)_6Sn_5$거 두께 변화는 관찰되지 않았다. 시효처리 온도와 시간에 따른 금속간화합물의 두께 변화를 이용하여 전체$(Cu_6Sn_5+Cu_3Sn)$금속간화합물과 $Cu_6Sn_5,\;Cu_3Sn$ 금속간화합물의 성장에 대한 활성화 에너지를 구해본 결과 각각 1.53, 1.84, 0.81 eV의 값을 가지고 있었다.

• 전기전자학회논문지
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• 제17권3호
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• pp.360-364
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• 2013

The maximum breakdown voltage's characteristic within the Super Junction MOSFET structure comes from N-Drift and P-Pillar's charge balance. By developing P-Pillar from Planar MOSFET, it was confirmed that the breakdown voltage is improved through charge balance, and by setting the gate voltage at 10V, the characteristic comparisons of Planar MOSFET and Super Junction MOSFET are shown in picture 6. The results show that it had the same breakdown voltage as Planar MOSFET which increased temperature resistance by 87.4% at $.019{\Omega}cm^2$ which shows that by the temperature resistance increasing, the power module's power dissipation improved.

• 한국지반공학회논문집
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• 제19권5호
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• pp.211-221
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• 2003

스웨덴$\"{A}"{s}"{p}"{o}$지하실험실에서는 방사성폐기물 처분공 사이 암반에서의 파쇄 및 안정성을 예측할 수 있는 능력을 평가하기 위해 $\"{A}"{s}"{p}"{o}$ 암주 안정성 실험 (APSE)이라고 하는 현지 가열 실험이 준비되고 있다. 계획된 시험 조건하의 암주에서의 균열 진전 과정을 합리적으로 예측하기 위해 경계요소 수치해석 코드인 FRACOD가 적용되었다. 암석경계와 무결암석 내에서의 균열 진전을 모사하기 위해 코드를 개선하였다. 또한 굴착 및 열하중에 의해 발생하는 응력분포를 FRACOD모델에 적용하기 위해 새로운 경계요소를 이용한 역해법을 개발하였다. 이 글은 계획된 시험조건에 대한 예측 모델링 결과를 제시한다. 굴착에 의한 응력분포는 암주 벽면에 약간의 균열을 발생시켰다. 120일 동안의 가열에 의해 암주 벽면 중앙부에서 전형적인 전단 균열들의 개시 및 전파가 일어났지만, 전반적으로 암주 내부는 고려되는 조건하에서 안정한 상태를 유지하였다. 기존 절리들의 존재와 균열 물성에 따른 영향이 또한 논의되었다. 해석 결과를 통해 FRACOD가 심부 터널 및 보어홀에서 취성 암반의 균열 진전 현상을 적절히 모델링할 수 있음을 알 수 있다. 취성 암반의 균열 진전 현상을 적절히 모델링할 수 있음을 알 수 있다.

• 터널과지하공간
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• 제30권5호
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• pp.473-483
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• 2020

본 연구에서는 3차원 유한차분법(FDM) 프로그램인 FLAC3D를 이용하여 주방식 채광장을 모사하고 채굴적 형성에 의한 현지응력 교란으로 광주에 집중되는 수직응력의 변화를 분석하였다. 오차율과 해석시간을 고려하여 적절한 조합의 요소망 크기를 선정하고 지류론 암반을 모사하여 요소망 조합과 개발 심도에 따른 해석 성능을 검증하였다. 본 해석에서는 개발 영역 내에 1개(1×1)~ 121개(11×11)의 패널 광주가 생성되도록 채굴적을 형성하여 가장 높은 수준의 응력집중이 발생하는 중앙부 광주의 상부 수평단면에 작용하는 수직응력을 측정하였다. 40 m~320 m까지 40 m 단위로 굴착심도를 변경하여 동일한 과정을 반복 수행하였다. 해석 결과, 개발 규모(N_P)가 클수록, 개발심도(H_OB)가 작을수록 중앙부 광주의 수직응력 값이 지류론 추정값에 가까워지는 것을 확인하였다. 또한, 개발 규모가 작고 대심도인 경우에는 지류론에 의한 추정 시 수직응력이 과대평가될 수 있으며, 동일한 개발규모인 경우 심도가 증가할수록 수직응력계수(VSF)가 일정한 값으로 수렴하는 경향이 있음을 확인하였다.

• 마이크로전자및패키징학회지
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• 제22권2호
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• pp.55-59
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• 2015

Novel low-volume solder-on-pad (SoP) process is proposed for a fine pitch Cu pillar bump interconnection. A novel solder bumping material (SBM) has been developed for the $60{\mu}m$ pitch SoP using screen printing process. SBM, which is composed of ternary Sn-3.0Ag-0.5Cu (SAC305) solder powder and a polymer resin, is a paste material to perform a fine-pitch SoP in place of the electroplating process. By optimizing the volumetric ratio of the resin, deoxidizing agent, and SAC305 solder powder; the oxide layers on the solder powder and Cu pads are successfully removed during the bumping process without additional treatment or equipment. The Si chip and substrate with daisy-chain pattern are fabricated to develop the fine pitch SoP process and evaluate the fine-pitch interconnection. The fabricated Si substrate has 6724 under bump metallization (UBM) with a $45{\mu}m$ diameter and $60{\mu}m$ pitch. The Si chip with Cu pillar bump is flip chip bonded with the SoP formed substrate using an underfill material with fluxing features. Using the fluxing underfill material is advantageous since it eliminates the flux cleaning process and capillary flow process of underfill. The optimized interconnection process has been validated by the electrical characterization of the daisy-chain pattern. This work is the first report on a successful operation of a fine-pitch SoP and micro bump interconnection using a screen printing process.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2006년도 ISMP 2006
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• pp.21-35
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• 2006

• 반도체디스플레이기술학회지
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• 제13권3호
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• pp.45-50
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• 2014

In this paper, we propose a super-junction MOSFET (SJ MOSFET) fabricated through a simple pillar forming process by varying the Si epilayer thickness and doping concentration of pillars using SILVACO TCAD simulation. The design of the SJ MOSFET structure is presented, and the doping concentration of pillar, breakdown voltage ($V_{BR}$) and drain current are analyzed. The device performance of conventional Si planar metal-oxide semiconductor field-effect transistor(MOSFET), Si SJ MOSFET, and SiGe SJ MOSFET was investigated. The p- and n-pillars in Si SJ MOSFET suppressed the punch-through effect caused by drain bias. This lead to the higher $V_{BR}$ and reduced on resistance of Si SJ MOSFET. An increase in the thickness of Si epilayer and decrease in the former is most effective than the latter. The implementation of SiGe epilayer to SJ MOSFET resulted in the improvement of $V_{BR}$ as well as drain current in saturation region, when compared to Si SJ MOSFET. Such a superior device performance of SiGe SJ MOSFET could be associated with smaller bandgap of SiGe which facilitated the drift of carriers through lower built-in potential barrier.

• The Korean Journal of Pain
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• 제34권3호
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• pp.315-321
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• 2021

Background: Pillar pain may develop after carpal tunnel release surgery (CTRS). This prospective double-blinded randomized trial investigated the effectiveness of extracorporeal shock wave therapy (ESWT) in pillar pain relief and hand function improvement. Methods: The sample consisted of 60 patients with post-CTRS pillar pain, randomized into two groups. The ESWT group (experimental) received three sessions of ESWT, while the control group received three sessions of sham ESWT, one session per week. Participants were evaluated before treatment, and three weeks, three months, and six months after treatment. The pain was assessed using the visual analogue scale (VAS). Hand functions were assessed using the Michigan hand outcomes questionnaire (MHQ). Results: The ESWT group showed significant improvement in VAS and MHQ scores after treatment at all time points compared to the control group (P < 0.001). Before treatment, the ESWT and control groups had a VAS score of 6.8 ± 1.3 and 6.7 ± 1.0, respectively. Three weeks after treatment, they had a VAS score of 2.8 ± 1.1 and 6.1 ± 1.0, respectively. Six months after treatment, the VAS score was reduced to 1.9 ± 0.9 and 5.1 ± 1.0, respectively. The ESWT group had a MHQ score of 54.4 ± 7.7 before treatment and 73.3 ± 6.8 six months after. The control group had a MHQ score of 54.2 ± 7.1 before treatment and 57.8 ± 4.4 six months after. Conclusions: ESWT is an effective and a safe non-invasive treatment option for pain management and hand functionality in pillar pain.

• 한국암반공학회:학술대회논문집
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• 한국암반공학회 2008년도 국제학술회의
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• pp.123-134
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• 2008

• Transactions on Electrical and Electronic Materials
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• 제14권5호
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• pp.250-253
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• 2013

In this paper, we fabricated 3D pillar type silicon-oxide-nitride-oxide-silicon (SONOS) devices for high density flash applications. To solve the limitation between erase speed and data retention of the conventional SONOS devices, bandgap-engineered (BE) tunneling oxide of oxide-nitride-oxide configuration is integrated with the 3D structure. In addition, the tunneling oxide is modulated by another method of $N_2$ ion implantation ($N_2$ I/I). The measured data shows that the BE-SONOS device has better electrical characteristics, such as a lower threshold voltage ($V_{\tau}$) of 0.13 V, and a higher $g_{m.max}$ of 18.6 ${\mu}A/V$ and mobility of 27.02 $cm^2/Vs$ than the conventional and $N_2$ I/I SONOS devices. Memory characteristics show that the modulated tunneling oxide devices have fast erase speed. Among the devices, the BE-SONOS device has faster program/erase (P/E) speed, and more stable endurance characteristics, than conventional and $N_2$ I/I devices. From the flicker noise analysis, however, the BE-SONOS device seems to have more interface traps between the tunneling oxide and silicon substrate, which should be considered in designing the process conditions. Finally, 3D structures, such as the pillar type BE-SONOS device, are more suitable for next generation memory devices than other modulated tunneling oxide devices.