• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.791-794
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• 2003

The increasing computational capability of processors is driving the need for high bandwidth links to communicate and store the information that is processed. Such links are often an important part of multi processor interconnection, processor-to-memory interfaces and Serial-network interfaces. This paper describes a 0.11-${\mu}{\textrm}{m}$ CMOS 4 Gbp s/pin 3-Level transceiver using RSL/(Rambus Signaling Logic) for high bandwidth. This system which uses a high-gain windowed integrating receiver with wide common-mode range which was designed in order to improve SNR when operating with the smaller input overdrive of 3-Level. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by low pass effects of channel, process-limited on-chip clock frequency, and serial link distance. In order to detect the transmited 4Gbps/pin with 3-Level data sucessfully ,the receiver is designed using 3-stage sense amplifier. The proposed transceiver employes multi-level signaling (3-Level Pulse Amplitude Modulation) using clock multi phase, double data rate and Prbs patten generator. The transceiver shows data rate of 3.2 ~ 4.0 Gbps/pin with a 1GHz internal clock.

• 제어로봇시스템학회논문지
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• 제20권6호
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• pp.689-694
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• 2014

An SPLC (Safety Programmable Logic Controller) must be designed to meet the highest safety standards, IEEE 1E, and should guarantee a level of fault-tolerance and high-reliability that ensures complete error-free operation. In order to satisfy these criteria, I/O modules, communication modules, processor modules and bus modules of the SPLC have been configured in triple or dual modular redundancy. The redundant modules receive the same data to determine the final data by the voting logic. Currently, the processor of each rx module performs the voting by deciding on the final data. It is the intent of this paper to prove the improvement on the current system, and develop a voting system for multiple data on a system bus level. The new system bus protocol is implemented based on a TCN-MVB that is a deterministic network consisting of a master-slave structure. The test result shows that the suggested system is better than the present system in view of its high utilization and improved performance of data exchange and voting.

• 전자공학회논문지C
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• 제36C권11호
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• pp.1-9
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• 1999

산업사회에서 정보사회로 변함에 따라 정보통신부는 전자결재 소프트웨어 기능 표준을 만들었으며 몇몇 업체가 클라이언트/서버 환경에서 전자결재시스템을 개발 한데 이어 인트라넷용 전자결재시스템을 개발하였다. 인트라넷용 전자결재시스템은 구축비용이 저렴하고 사용에 편리한 장점이 있으나 웹용 워드프로세서의 부재로 문서작성 기능이 미약하고 네트워크에 과중한 트래픽을 발생시킨다. 본 논문은 이를 개선하기 위하여 ActiveX 기술을 적용하여 웹 브라우저에서 클라이언트 자원을 사용 할 수 있게 설계하였다 즉, 한글 워드프로세서를 문서작성기로 사용하기 위하여 ActiveX 컨트롤과 한글 DDE API를 양방향 통신이 가능한 DDE 서버클라이언트 형태로 구현하였으며 한글 문서내의 특정필드의 데이터를 데이터베이스와 연동시켜 결재 흐름을 제어하였다. 구현된 시스템을 멀티서버 환경의 현업에 적용한 결과 시행 3개월만에 전자결재 사용 실적이 부서에 따라서 75%-93% 달하는 높은 활용도를 보였다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1096-1101
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• 2004

급증하는 인터넷 이용자로 인한 인터넷 트래픽의 폭발적인 증가는 라우터에서 패킷 전달의 병목현상을 일으켜 망의 성능에 큰 영향을 미치고 있다. 이러한 문제점을 해결하기 위해 고속 대용량 라우터 시스템은 분산형 시스템 구조를 갖는다. 분산형 라우터 시스템은 메인카드 프로세서에서 라우팅 테이블(Routing Table)을 관리하고 IPC(Inter processor Communication)를 통해 라인카드 프로세서로 포워딩테이블(Forwarding Table)을 전달하게 함으로서 패킷처리가 분산되어 wire-speed로의 포워딩 기능을 가능하게 하여 망의 성능을 개선시키는 효과를 갖는다. 이와 같은 프로세서의 분산은 각종 정보의 원활한 교환을 위해 IPC 기능을 필요로 하며, 특히 이더넷을 이용한 IPC의 구성은 비용 대비효과 측면에서 주로 사용되고 있다. 그러나 IPC를 통해서 처리하여야만 하는 OAM(Operation, Administration and Maintenance) 및 상위 프로토콜 관련 패킷의 증가로 IPC의 처리에서 병목현상이 발생하게 되었다. 본 논문에서는 기존 IPC의 TCP/IP(또는 UDP/IP)를 통한 2-계층 처리를 단일계층에서 처리할 수 있는 구조인 R-IPC(Reduced IPC) 프로토콜을 제안함으로써 평균 10%이상의 패킷처리 성능개선을 가져왔다.

• 융합신호처리학회논문지
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• 제12권1호
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• pp.13-19
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• 2011

본 논문에서는 SOPC 기반 NIOSII 임베디드 프로세서와 C2H 컴파일러를 적용하여 영상 감시 시스템을 구현하였다. 카메라의 영상 신호 출력, 영상처리, 시리얼 통신 및 네트워크 통신의 제어를 위해 C2H 컴파일러에 의한 IP를 구성하였고, SOPC 및 NIOS II 임베디드 프로세서에 기반한 각각의 IP를 효과적으로 제어할 수 있도록 구현하였다. 그리고, 보다 빠르고 환경에 강인한 이동 물체 검출을 위한 방법으로 배경영상을 갱신하는 알고리듬을 적응 가우시안 혼합 모델(AGMM)을 제안하였다. 그 결과 주간 및 야간에서도 이동 물체를 잘 검출할 수 있었다. 실험을 통해 제안된 AGMM 알고리듬이 적응 임계치법(ATM)과 가우시안 혼합모델(GMM)보다 이동하는 보행자 및 차량의 검출에서 우수함을 확인하였다.

• 전자공학회논문지CI
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• 제44권4호통권316호
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• pp.1-9
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• 2007

본 논문에서는 PCMCIA 접속을 위한 전용 제어 칩을 사용하지 않고, Ad hoc 기법을 활용한 ARM 프로세서 기반의 리눅스 시스템 구현방안을 제안한다. 먼저 PCMCIA접속 신호를 생성하기 위한 조합논리 소자의 구성 및 프로세서와의 접속을 위한 타이밍에 대해 기술하고, 구현된 하드웨어를 제어하기 위한 임베디드 리눅스 디바이스 드라이버에 대한 설계방안을 기술한다. 실질적인 시스템의 구현을 위해 S3C2410A(ARM9)프로세서 기반의 임베디드 리눅스 시스템을 구현하여 PCMCIA접속을 통한 무선네트워크를 구성하였다. 성능평가의 결과로 기존의 전용 제어 칩 내장 시스템의 $97.9%{\sim}102.49%$의 수행능력을 가지고 있음을 확인할 수 있었으며, 제안된 방안으로 시스템의 성능 저하 없이 프로세서 기반 PCMCIA 접속 시스템이 간소화된다.

• 한국통신학회논문지
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• 제19권12호
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• pp.2340-2352
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• 1994

현재 상용화중에 있는 지능망 서비스들은 그 기능이 주로 교환기내에서 수행되고, 구조자체도 조직적이지 못한 관계로 새로운 서비스의 창출이나 수정이 어려웠다. 이점을 극복하기 위하여 최근 들어 고도지능망(AIN : Advanced Intelligent Network) 구조에 관한 연구가 활발히 진행되고 있다. 본 논문에서는 이러한 현황에 발맞춰 고도지능망구조의 서비스교환기(SSP : Service Switching Point)에 대한 설계와 그에 대한 성능용량을 얻고자 한다. 즉 ITU-T 권고안을 토대로 교환기가 고도지능망서비스를 처리하기 위하여 필요한 기능들을 규정하고, 이에 따른 고도지능망 구조의 SSP를 국내의 TDX-10교환기를 토대로 설계하여, 이를 시뮬레이션 방법을 통하여 성능을 해석한다. 본 연구의 결론으로서 시스템이 기본모델을 수행할 경우, 최대 메시지 처리용량은 착신과금서비스처리시 127만 BHCA, 신용통화서비스 처리시 119만 BHCA인 것으로 판명되었고 병목요소는 INS(Inter-connection Network Subsystem) 내의 프로세서임이 밝혀졌다. 또한 시뮬레이션과 해석적 모형에 의한 방법을 통해 시스템의 성능향상을 위한 여러 방안, 즉 프로세서 처리속도의 향상 링크 속도의 향상 그리고 D-bus의 서비스정책 변경 등을 제시하였다.

• 전기전자학회논문지
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• 제1권1호
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• pp.31-46
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• 1997

본 논문에서는 다층 연결 구조(Multistage Interconnection Network, MIN)를 기반으로 하는 병렬 컴퓨터 환경에서 효과적으로 운용할 수 있는 병렬 Optimal Best-First search Branch-and-Bound 알고리즘(pobs)을 제안하고, 성능을 분석하였다. 제안된 알고리즘은 먼저 해를 얻고자 하는 문제를 임의의 G개 부 문제로 분할하고 소수 프로세서로 구성된 프로세서 그룹들에 할당하여 각각의 지역 해를 산출하도록 하였다. 따라서 N개의 프로세서를 갖는 시스템은 G개 프로세서 그룹으로 구분되고 각 프로세서 그룹은 P(=N/G)개 프로세서를 보유하게 된다. 각 프로세서 그룹은 할당된 부 문제의 지역 해를 얻는 과정에 병렬 sub-Global Best-First B&B 알고리즘을 수행한다. 프로세서 그룹들이 산출한 지역 해들 가운데 최선의 값을 갖는 지역 해가 문제의 전역 해로 결정되는데, 이를 위하여 각 프로세서 그룹의 대표 프로세서는 할당된 부 문제의 지역 해를 다른 그룹들에게 전파하도록 하였다. 지역 해 전파는 프로세서 그룹들의 지역 해 비교를 통한 전역해 선정 기능과 함께 프로세서 그룹간 작업 불균형 문제를 상당 부분 해소하는 효과를 제공한다. 알고리즘 설계에 이어 성능 평가를 위한 분석 모형을 제시하였다. 제안한 모형은 B&B 알고리즘 수행에 따른 연산 소요시간과 통신 소요시간을 분리하여 처리함으로 병렬 처리 환경에서 보다 실질적인 알고리즘 성능 평가가 가능하게 함과 동시에, 다양한 컴퓨터 연결 구조에서의 알고리즘 성능 예측을 용이하게 하였다. B&B 알고리즘의 확률 특성을 토대로 작성된 성능 분석 연구의 실효성 검토를 위하여 MIN 기반 시스템을 대상으로 병행된 시뮬레이션 결과는 상호 미세한 오차 범위 내에서 일치하는 결과를 보여 제시한 성능 분석 기법의 타당성을 입증하였다. 또한, 본 논문에서 제안한 병렬 알고리즘을 MIN 기반 시스템에 적용하여 기존 알고리즘의 성능과 비교 평가 결과 제안한 pobs가 문제 해결 과정에서 전개되는 부 문제 수를 줄이고 프로세서간의 효율적인 작업 분배 효과를 제공하는 한편 프로세서간의 주된 통신 활동 범위를 국부적으로 제한하여 성능면에서 우수함을 입증하였다.

• 대한전자공학회논문지
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• 제23권1호
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• pp.10-19
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• 1986

This is the last part of the four-part describing the development of a packet-switched computer communication network named the KORNET. In this paper we describe the design and implementation of the packet assembler/dissassembler (PAD) protocol for the asynchronous channel service, and of the network management softwares. The line processing module-B(LPMB) system supporting the asynchronous line includes a PAD protocol, a packet mode DTE/DCE protocol converting to the X.25 protocol, and the asynchronous receiver/transmitter(ART) software. The network management software is operated in master central processing module(MCPM) which includes virtual circuit management (VCM) managing the user channel, the routing management and the high level protocol for communication between the network management center (NMC) and the network node processor(NNP). In this paper, the design, implementation and operation of the softwares for the above service functions will be described in detail.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2002년도 춘계학술대회 및 임시총회
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• pp.1-5
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• 2002

본 논문은 수족이 불편한 장애인의 편리성을 위해 휠체어에 음성인식 모듈을 개발하는데 목표로 하고 있다. 본 시스템의 주프로세서는 TMS320C32를 이용하였고, 전처리단계에서 잡음환경의 특성을 고려하여 Winer 필터를 적용해서 잡음을 제거하였고 특징추출과정에서는 LPC&Cepstrum을 이용하여 프레임당 12차의 특징패턴을 추출하였다. 그 후 인식부에서는 기존의 알고리즘 중 고립단어에서 흔히 사용하는 DTW(Dynamic Time Warping)과 오인식률 발생을 방지하기 위해 NN(Neural Network)를 결합한 Hybrid 형태로 구현하였다. 본 연구에서는 DTW와 Hybrid형태를 각각 실험한 결과 잡음환경에서 고립단어 인식률이 평균 96%이상 나타났다.