• ETRI Journal
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• 제40권6호
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• pp.759-773
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• 2018

Uncore components such as on-chip memory systems and on-chip interconnects consume a large amount of energy in emerging embedded applications. Few studies have focused on next-generation analytical models for future chip-multiprocessors (CMPs) that simultaneously consider the impacts of the power consumption of core and uncore components. In this paper, we propose a convex-optimization approach to design heterogeneous uncore architectures for embedded CMPs. Our convex approach optimizes the number and placement of memory banks with different technologies on the memory layer. In parallel with hybrid memory architecting, optimizing the number and placement of through silicon vias as a viable solution in building three-dimensional (3D) CMPs is another important target of the proposed approach. Experimental results show that the proposed method outperforms 3D CMP designs with hybrid and traditional memory architectures in terms of both energy delay products (EDPs) and performance parameters. The proposed method improves the EDPs by an average of about 43% compared with SRAM design. In addition, it improves the throughput by about 7% compared with dynamic RAM (DRAM) design.

• 한국멀티미디어학회논문지
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• 제8권12호
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• pp.1605-1612
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• 2005

This paper presents the knowledge and experience we obtained by employing multiprocessor systems as a computer simulation design verification to study high-performance computing system. This paper also describes a case study of symmetric multiprocessors (SMP) kernel on a 32 CPUs CC-NUMA architecture using an actual architecture. A small group of CPUs of CC-NUMA, high-performance computer system, is clustered into a processing node or cluster. By simulating the system design verification tools; we discussed SMP OS kernel on a CC-NUMA multiprocessor architecture performance which is $32\%$ of the total execution time and remote memory access latency is occupied $43\%$ of the OS time. In this paper, we demonstrated our simulation results for multiprocessor, high-performance computing system performance, using simulation-based design verification.

• 대한산업공학회지
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• 제24권4호
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• pp.591-600
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• 1998

The scheduling of parallel computing systems consists of two procedures, the assignment of tasks to each available processor and the ordering of tasks in each processor. The assignment procedure is same with a clustering. The clustering is classified into linear or nonlinear according to the precedence relationship of the tasks in each cluster. The parallel computing system can be modeled with a Directed Acyclic Graph(DAG). By the granularity theory, DAG is categorized into Coarse Grain Type(CDAG) and Fine Grain Type(FDAG). We suggest the linear clustering method for the scheduling of CDAG using the genetic algorithm. The method utilizes a properly that the optimal schedule of a CDAG is one of linear clustering. We present the computational comparisons between the suggested method for CDAG and an existing method for the general DAG including CDAG and FDAG.

• 한국멀티미디어학회논문지
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• 제8권12호
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• pp.1589-1596
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• 2005

The imprecise real-time system provides flexibility in scheduling time-critical tasks. Most scheduling problems of satisfying both 0/1 constraint and timing constraints, while the total error is minimized, are NP complete when the optional tasks have arbitrary processing times. Liu suggested a reasonable strategy of scheduling tasks with the 0/1 constraint on uniprocessors for minimizing the total error. Song et al suggested a reasonable strategy of scheduling tasks with the 0/1 constraint on multiprocessors for minimizing the total error. But, these algorithms are all off-line algorithms. On the other hand, in the case of on line scheduling, Shih and Liu proposed the NORA algorithm which can find a schedule with the minimum total error for a task system consisting solely of on-line tasks that are ready upon arrival. But, for the task system with 0/1 constraint, it has not been known whether the NORA algorithm can be optimal or not in the sense that it guarantees all mandatory tasks are completed by their deadlines and the total error is minimized. So, this paper suggests an optimal algorithm to search minimum total error for the imprecise on-line real-time task system with 0/1 constraint. Furthermore, the proposed algorithm has the same complexity, O(N log N), as the NORA algorithm, where N is the number of tasks.

• 한국멀티미디어학회논문지
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• 제10권12호
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• pp.1741-1751
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• 2007

The imprecise computation technique ensures that all time-critical tasks produce their results before their deadlines by trading off the quality of the results for the computation time requirements of the tasks. In the imprecise computation, most scheduling problems of satisfying both 0/1 constraints and timing constraints, while the total error is minimized, are NP-complete when the optional tasks have arbitrary processing times. In the previous studies, the reasonable strategies of scheduling tasks with the 0/1 constraints on uniprocessors and multiprocessors for minimizing the total error are proposed. But, these algorithms are all off-line algorithms. Then, in the on-line scheduling, NORA(No Off-line tasks and on-line tasks Ready upon Arrival) algorithm can find a schedule with the minimum total error. In NORA algorithm, EDF(Earliest Deadline First) strategy is adopted in the scheduling of optional tasks. On the other hand, for the task system with 0/1 constraints, NORA algorithm may not suitable any more for minimizing total error of the imprecise tasks. Therefore, in this paper, an on-line algorithm is proposed to minimize total error for the imprecise real-time task system with 0/1 constraints. This algorithm is suitable for the imprecise on-line system with 0/1 constraints. Next, to evaluate performance of this algorithm, a series of experiments are done. As a consequence of the performance comparison, it has been concluded that IOSMTE(Imprecise On-line Scheduling to Minimize Total Error) algorithm proposed in this paper outperforms LOF(Longest Optional First) strategy and SOF(Shortest Optional First) strategy for the most cases.

• 한국정보과학회논문지:시스템및이론
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• 제33권1_2호
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• pp.15-34
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• 2006

본 논문에서는, 소규모 시뮬레이션을 통하여 수집된 표본에 통계적인 추정방법을 적용하여 모델을 구하는 경험적 모델링 기법을 제안한다. 이 기법을 이용하여 대칭형 구조를 갖는 다중프로세서 시스템에서의 캐시접근실패율을 위한 두 종류의 모델을 구하였다. 목표시스템의 사양이 고정되었을 때 입력데이타의 크기변화에 따르는 모델과, 입력데이타의 크기가 고정되었을 때 목표시스템의 프로세서 수의 변화에 따르는 모델이다. 모델의 정확성을 제고하기 위하여 한 프로그램에 존재하는 공유데이타들에 대하여 종류별 캐시접근실패에 대한 개별적인 모델들을 구한 후 이들을 종합함으로써 최종적인 모델을 구하였다. 또한 최소 제곱 추정법과 로버스트 추정법을 병용하여 이탈점으로 인한 왜곡을 최소화함으로써 모델의 정확도를 향상시켰다. 경험적 모델링은 표본에 대한 분석이 필요 없으면서도 모델의 정확도가 매우 높다. 또한 소규모의 시뮬레이션만 수행하면 되고, 실험을 통하여 일련의 표본을 수집할 수만 있으면 모든 분야의 연구에 적용할 수 있다. 경험적 모델을 이용한 24가지 경우의 예측시도 중 17번의 경우에는 $1\%$ 미만의 예측오차율을 보였으며, 나머지 경우에도 매우 높은 정확도를 보였다. 특히 프로그램의 실행양식이 불규칙하거나, 표본의 수가 충분하기에는 부족한 경우에도 좋은 결과를 보여준다.

• 한국컴퓨터정보학회논문지
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• 제4권4호
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• pp.40-46
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• 1999

병렬 처리시스템 환경에서 효율적인 타스크 스케줄링에 관한 연구로서 타스크 전체 수행 시간을 단축시는데 목적을 두고 있다. 멀티프로세서 시스템에서 선행 조건 을 갖는 타스크 그래프의 타스크 스케쥴링은 시스템 처리시간에 많은 영향을 준다. 이 문제는 NP-hard로 알려져 있으며, 많은 사람들이 heuristic 방법으로 최적해에 접근하려고 노력 하고 있다. 우리는 기존 여러 방법들 (swapping, MH, DL)과 개선된 critical path schedule 방법과 상호 비교하였다. 다수개의 root와 다수개의 terminate를 가지는 방향성 비순환 그래프(Directed Acyclic Graph : DAG)를 Random 생성하여 시뮬례이션 한 결과 프로세서 수를 증가한 경우 개선된 Critical Path알고리즘이 실행 타스크의 탐색 시간 개선에 더 우수한 것으로 판명되었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제2권6호
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• pp.237-244
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• 2013

본 연구에서는 전력량 제약을 가진 멀티프로세서 시스템에서 (m,k)-firm 데드라인을 갖는 실시간 태스크를 효율적으로 스케줄링 할 수 있는 방법으로 EMRTS-MK(Energy-constrained Multiprocessor Real-Time Scheduling algorithms for (m,k)-firm deadline constrained tasks) 를 제안한다. EMRTS-MK는 단지 전력 소모량을 최소로 줄이는 것이 목표가 아니라 한정된 전력량을 고려하여 시스템이 주어진 임무 시간(Mission Time) 동안 최소한의 서비스 품질을 보장하고 동시에 가능하면 최대한의 서비스 품질을 제공함을 목표로 한다. 본 연구에서는 상용멀티코어 환경에서 EMRTS-MK를 구현하여 성능을 평가하였으며, 제안된 알고리즘이 (m,k)-firm 데드라인을 갖는 멀티미디어 서비스를 효과적으로 지원해 줄 수 있다는 것을 보였다.

• 한국통신학회논문지
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• 제21권11호
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• pp.2801-2809
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• 1996

실시간 시스템을 위한 다중프로세서 환경에서 스케줄링 문제는 대부분 NP hard 문제로서 최적의 해를 구하는 것은 매우 어려우나, 휴리스틱에 의한 여러 효율적인 방법이 계속 연구되고 있다. 이중 주기적인 타스크들을 여러 프로세서에 어떻게 배치하면서 실시간성을 보장하는 가에 대한 연구도 진행되고 있다. 그 동안 연구되었던 배치 방법인 RMNF, RMFF, FFDUF 및 NEXT-Fit-M과 유사한 그룹에 의한 배치로 보다 적은 프로세서를 요구하는 방식 및 알고리즘 네가지를 제안하고, 주기적인 타스크들을 임의로 발생시켜 시뮬레이션을 수행하였다. 이러한 분석결과 제안한 방법이 기존의 방식보다 프로세서 수를 더 줄일 수 있음을 보였다.

• 한국항공우주학회지
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• 제30권7호
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• pp.144-149
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• 2002

본 논문은 항공전자 시스템 통제와 항법 및 사격통제, 커시브 및 라스터 그래픽 심볼 생성 둥의 기능이 통합된 항공전자시스템컴퓨터(ASC) 개발을 위한 실시간 다중 프로세서 병렬처리 기법을 제안한다. 4개의 32비트 RISC 프로세서간 논리적 계층구조는 마스터-슬레이브 다중 처리방식의 비대칭 구조를 가지며, Interaction 정도는 시분할 공통 시스템 버스와 공유 메모리 등을 활용한 밀 결합 방식을 채택하고, 효율적인 버스 중재방식을 고안하여 최적성능을 구현하였다. 일련의 비행시험을 통해 개발된 ASC를 검증하였으며, 전기적 시험과 환경 및 전자기 간섭 등 관련시험 또한 수행하였다.