• 한국정보과학회논문지:시스템및이론
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• 제27권4호
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• pp.408-415
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• 2000

대규모 분산 공유메모리 다중처리기는 공유메모리 접근 지연시간이 크다는 약점을 지니고 있다. 이러한 다중처리기에서 모든 메모리 요청이 홈노드를 통해 이루어지는 디렉토리 기반의 캐쉬 일관성 유지 기법의 사용은 메모리 접근 지연시간을 더욱 크게 하는 요인으로 작용한다. 뿐만 아니라 메모리 접근 지연시간은 시스템의 규모가 커질수록 전체 성능에 중요한 요소로 작용하므로, 대규모 시스템에서 이를 줄이기 위해서 많은 연구들이 있었다. 본 논문에서는 메모리 읽기 지연시간을 줄이는 새로운 캐쉬 일관성 유지 기법을 제안한다. 제안된 기법은 무효화힌트를 이용하여 구현되었다. 무효화힌트는 어떤 노드가 전에 캐쉬블록을 무효화 시켰는가에 관한 정보이며, 메모리블록이 필요한 노드는 이 정보를 이용하여 홈노드의 도움 없이 직접 메모리 요청을 할 수 있다. 제안된 프로토콜의 성능을 측정하기 위하여 모의실험을 하였다. 모의실험 결과는 제안된 프로토콜에서 읽기 지연시간이 감소하는 것을 나타낸다.

• 한국항공우주학회지
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• 제30권7호
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• pp.144-149
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• 2002

본 논문은 항공전자 시스템 통제와 항법 및 사격통제, 커시브 및 라스터 그래픽 심볼 생성 둥의 기능이 통합된 항공전자시스템컴퓨터(ASC) 개발을 위한 실시간 다중 프로세서 병렬처리 기법을 제안한다. 4개의 32비트 RISC 프로세서간 논리적 계층구조는 마스터-슬레이브 다중 처리방식의 비대칭 구조를 가지며, Interaction 정도는 시분할 공통 시스템 버스와 공유 메모리 등을 활용한 밀 결합 방식을 채택하고, 효율적인 버스 중재방식을 고안하여 최적성능을 구현하였다. 일련의 비행시험을 통해 개발된 ASC를 검증하였으며, 전기적 시험과 환경 및 전자기 간섭 등 관련시험 또한 수행하였다.

• 스마트미디어저널
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• 제4권4호
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• pp.56-63
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• 2015

최신 GPU는 프로세서 내부에 포함된 다수의 코어를 활용하여 높은 병렬처리가 가능하다. GPU의 높은 병렬성을 활용하는 기법 중 하나인 GPGPU 구조는 GPU에서 대부분의 CPU의 작업을 처리가 가능하게 해주며, GPU의 높은 병렬성과 하드웨어자원을 효과적으로 활용할 수 있다. 본 논문에서는 다양한 벤치마크 프로그램을 활용하여 CTA(Cooperative Thread Array) 할당 개수 변화에 따른 메모리 효율성과 성능을 분석하고자 한다. 실험결과, CTA 할당 개수 증가에 따라 다수의 벤치마크 프로그램에서 성능이 향상되었지만, 일부 벤치마크 프로그램에서는 CTA 할당 개수 증가에 따른 성능 향상이 발생하지 않았다. 이러한 이유로는 벤치마크 프로그램에서 생성된 CTA 개수가 적거나 동시에 수행할 수 있는 CTA 개수가 정해져 있기 때문으로 판단된다. 또한, 각 벤치마크 프로그램별로 메모리 채널 정체에 따른 메모리 스톨, 내부연결망 정체에 따른 메모리 스톨, 파이프라인의 메모리 단계에서 발생하는 스톨을 분석하여 성능과의 연관성을 파악하였다. 본 연구의 분석결과는 GPGPU 구조의 병렬성 및 메모리 효율성 향상을 위한 연구에 대한 정보로 활용될 것으로 기대된다.

• 한국통신학회논문지
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• 제19권5호
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• pp.959-970
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• 1994

본 논문에서는 핸디 스캐너를 사용하여 인쇄 악보를 읽어들여서 이를 최종적으로 매쉬 컴퓨터에서 병렬 수행 하도록 한다. 일차적으로 특정 패턴에 따란 분류하고, 지식을 기반으로하여 인식하게 된다. 본 논문에서 제안하는 알고리즘은 전처리 과정을 최소화하고 단순한 연산을 사용한다. 인쇄 악보의 악상 기호 크기는 여러 가지가 허용되도록하며 악상 기호의 종류의 다양성 때문에 모든 기호를 인식하는 것은 어려운 일이므로 우선 사용 빈도수가 높은 몇가지 기호를 인식하도록 한다. 인식된 결과는 미디 표준파일 형식으로 변환하도록 한다. 영상 처리의 고속성이 요구되므로 다중프로세서를 갖는 병렬처리 시스템이 필요하다. 이차원적인 디지털화된 영상은 SIMD 메쉬 컴퓨터 구조에서 처리되기에 적합하므로 이 구조에 대해서 설명하고 n의 프로세서를 갖는 SIMD 메쉬 컴퓨터 구조상에서의 시간복잡도가 0(n)인 병렬 알고리즘을 기술한다.

• 한국컴퓨터정보학회논문지
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• 제25권2호
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• pp.11-19
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• 2020

최신 GPU는 GPGPU를 활용하여 범용 연산이 가능하다. 뿐만 아니라, GPU는 내장된 다수의 코어를 활용하여 강력한 연산 처리량을 제공한다. AES 알고리즘은 다수의 병렬 연산을 요구하지만 CPU 구조에서는 효율적인 병렬처리가 이뤄지지 않는다. 따라서, 본 논문에서는 강력한 병력 연산 자원을 활용하는 GPGPU 구조에서 AES 알고리즘을 수행함으로써 AES 알고리즘 처리시간을 줄여보았다. 하지만, GPGPU 구조는 AES 알고리즘 같은 암호알고리즘에 최적화되어 있지 않다. 그러므로 AES 알고리즘에 최적화될 수 있도록 재구성 가능한 GPGPU 구조를 제안하고자 한다. 제안된 기법은 SM의 개수를 동적으로 할당하는 IPC 기반 SM 동적 관리 기법이다. IPC 기반 SM 동적 관리 기법은 GPGPU 구조에서 동작하는 AES의 IPC를 실시간으로 반영하여 최적의 SM의 개수를 동적으로 할당한다. 실험 결과에 따르면 제안된 동적 SM 관리 기법은 기존의 GPGPU 구조와 비교하여 하드웨어 자원을 효과적으로 활용하여 성능을 크게 향상시켰다. 일반적인 GPGP 구조와 비교하여, 제안된 기법의 AES의 암호화/복호화는 평균 41.2%의 성능 향상을 보여준다.

• 한국정보과학회논문지:시스템및이론
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• 제32권7호
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• pp.368-376
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• 2005

하드웨어 기술이 발전하고 실시간 시스템들의 작업 부하가 커지면서 다중처리기를 실시간 시스템에 사용하는 것이 요구되고 있지만, 단일처리기와는 달리 다중처리기 실시간 스케줄링 문제는 대부분 효율적인 해결 방안이 알려져 있지 않다. 따라서 단일처리기 스케줄링 알고리즘을 다중처리기에 그대로 적용하는 연구와 단일처리기 스케줄링 알고리즘을 변형한 다중처리기 스케줄링 알고리즘에 관한 연구가 활발히 이루어지고 있다. 대표적인 알고리즘으로는 EDF(Earliest Deadline First), LLF(Least Laxity First), EDF-US[m/(2m-1)], EDZL(Earliest Deadline Zero Laxity) 알고리즘 등이 있으며, 이들 간의 비교 연구가 필요하다. 본 논문에서는 스케줄 가능성 측면에서 이 알고리즘들 사이의 우월(dominance) 관계를 밝혔다. EDF, LLF, EDF-US[m/(2m-1)] 간에는 우월 관계가 없으나, EDZL은 EDF보다 우월함을 증명하였다. 또한 모의실험을 통하여 EDZL은 선점을 적게 유발하고 처리기 이용률이 높음을 보였다.

• 한국지능시스템학회논문지
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• 제10권5호
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• pp.409-416
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• 2000

공유메모리 다중프로세서 시스템은 전체적인 시스템 이용률을 높이기 위하여 병렬 작업시 시분할(time-sharing), 공간분할(space-sharing), 갱스케줄링과 같은 프로세서 자원 공유 기법을 사용한다. 최근에는 주어진 작업의 병렬 코드 부분의 실행을 위해서 시스템 작업부하를 기준으로 프로세서의 수를 동적으로 조절하는 루프단계 프로세스 제어(LLPC)할당 기법이 제안되었다. 이 기법은 작업에 가능한 많은 프로세서를 할당하기 때문에, 나중에 도착하는 작업의 병렬부분을 수행해야 할 프로세서를 남겨 두지 않는다. 이러한 문제를 해결하기 위해, 본 논문에서는 작업부하량, 작업수행예상시간, 프로세스의 수를 퍼지화하여 시스템의 부하량에 따른 퍼지규칙으로 새로운 프로세서 할당 기법인 FPA(Fuzzy-based Processor Allocation)를 제안한다. 또한, 시스템의 과부하 없이 각 작업에 대한 최대한의 병렬 가능성을 제공함으로써 기존의 할당 기법에 비해 우수한 성능을 보인다.

• 전기전자학회논문지
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• 제1권1호
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• pp.31-46
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• 1997

본 논문에서는 다층 연결 구조(Multistage Interconnection Network, MIN)를 기반으로 하는 병렬 컴퓨터 환경에서 효과적으로 운용할 수 있는 병렬 Optimal Best-First search Branch-and-Bound 알고리즘(pobs)을 제안하고, 성능을 분석하였다. 제안된 알고리즘은 먼저 해를 얻고자 하는 문제를 임의의 G개 부 문제로 분할하고 소수 프로세서로 구성된 프로세서 그룹들에 할당하여 각각의 지역 해를 산출하도록 하였다. 따라서 N개의 프로세서를 갖는 시스템은 G개 프로세서 그룹으로 구분되고 각 프로세서 그룹은 P(=N/G)개 프로세서를 보유하게 된다. 각 프로세서 그룹은 할당된 부 문제의 지역 해를 얻는 과정에 병렬 sub-Global Best-First B&B 알고리즘을 수행한다. 프로세서 그룹들이 산출한 지역 해들 가운데 최선의 값을 갖는 지역 해가 문제의 전역 해로 결정되는데, 이를 위하여 각 프로세서 그룹의 대표 프로세서는 할당된 부 문제의 지역 해를 다른 그룹들에게 전파하도록 하였다. 지역 해 전파는 프로세서 그룹들의 지역 해 비교를 통한 전역해 선정 기능과 함께 프로세서 그룹간 작업 불균형 문제를 상당 부분 해소하는 효과를 제공한다. 알고리즘 설계에 이어 성능 평가를 위한 분석 모형을 제시하였다. 제안한 모형은 B&B 알고리즘 수행에 따른 연산 소요시간과 통신 소요시간을 분리하여 처리함으로 병렬 처리 환경에서 보다 실질적인 알고리즘 성능 평가가 가능하게 함과 동시에, 다양한 컴퓨터 연결 구조에서의 알고리즘 성능 예측을 용이하게 하였다. B&B 알고리즘의 확률 특성을 토대로 작성된 성능 분석 연구의 실효성 검토를 위하여 MIN 기반 시스템을 대상으로 병행된 시뮬레이션 결과는 상호 미세한 오차 범위 내에서 일치하는 결과를 보여 제시한 성능 분석 기법의 타당성을 입증하였다. 또한, 본 논문에서 제안한 병렬 알고리즘을 MIN 기반 시스템에 적용하여 기존 알고리즘의 성능과 비교 평가 결과 제안한 pobs가 문제 해결 과정에서 전개되는 부 문제 수를 줄이고 프로세서간의 효율적인 작업 분배 효과를 제공하는 한편 프로세서간의 주된 통신 활동 범위를 국부적으로 제한하여 성능면에서 우수함을 입증하였다.

• 센서학회지
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• 제7권2호
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• pp.124-130
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• 1998

독립적인 로보트나 자동차 제어 응용을 위하여 고속 3-D 비젼시스템들은 매우 중요하다. 이 논문은 다음과 같은 세가지 과정으로 구성되는 stereo vision process 개발에 대하여 논술한다 : 왼쪽과 오른쪽 이미지의 edges 추출, matching coresponding edges와 3-D map의 계산. 이 process는 VME 150/40 Imaging Technology vision system에서 이루어졌다. 이것은 display, acqusition, 4Mbytes image frame memory와 세 개의 연산 카드로 구성되는 modular system이다. 40 MHz로 작동하는 프로그래머불 연산 모듈은 $64{\times}32$ bit instruction cache와 두개의 $1024{\times}32$ bit RAM을 가진 TMS320C31 DSP에 기초를 두고 있다. 그것들은 각각 512 Kbyte static RAM, 4 Mbyte image memory, 1 Mbyte flash EEPROM과 하나의 직렬 포트로 구성되어있다. 모듈간의 데이터 전송과 교환은 8 bit globalvideo bus와 세 개의 local configurable pipeline 8 bit video bus에 의하여 이루어졌고, system management를 위하여 VME bus가 쓰였다. 두 개의 DSP는 왼쪽 및 오른쪽 이미지 edges 검출을 위하여 쓰였고 마지막 processor는 matching process와 3-D 연산에 사용되었다. $512{\times}512$픽셀 이미지에서 이 센서는 scene complexity에 따라 1Hz정도의 조밀한 3-D map을 생성했다. 특수목적의 multiprocessor card들을 사용하면 결과를 향상시킬 수 있을 것이다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제6권5호
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• pp.219-230
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• 2017

멀티스레딩 기법이 적용된 GPGPU는 내부 병렬 자원들을 기반으로 데이터를 고속으로 처리하고 메모리 접근시간을 감소시킬 수 있다. CUDA, OpenCL 등과 같은 프로그래밍 모델을 활용하면 스레드 레벨 처리를 통해 응용프로그램의 고속 병렬 수행이 가능하다. 하지만, GPGPU는 범용 목적의 응용프로그램을 수행함에 있어 내부 하드웨어 자원들을 효과적으로 사용하지 못한다는 단점을 보이고 있다. 이는 GPGPU에서 사용하는 기존의 워프/스레드 블록 스케줄러가 메모리 접근시간이 긴 명령어를 처리하는데 있어서 비효율적이기 때문이다. 이와 같은 문제점을 해결하기 위해 본 논문에서는 GPGPU 자원 활용률을 개선하기 위한 새로운 워프 스케줄링 기법을 제안하고자 한다. 제안하는 워프 스케줄링 기법은 스레드 블록의 워프들 중 긴 메모리 접근시간을 가진 워프와 짧은 메모리 접근시간을 가진 워프들을 구분한 후, 긴 메모리 접근시간을 가진 워프를 우선 할당하고, 짧은 메모리 접근시간을 가진 워프를 나중에 할당하여 처리한다. 또한, 메모리와 내부 연결망에서 높은 경합이 발생했을 때 동적으로 스트리밍 멀티프로세서의 수를 감소시켜 워프 스케줄러를 효과적으로 사용할 수 있는 기법도 제안한다. 실험결과에 따르면, 15개의 스트리밍 멀티프로세서를 가진 GPGPU 플랫폼에서 제안된 워프 스케줄링 기법은 기존의 라운드로빈 워프 스케줄링 기법과 비교하여 평균 7.5%의 성능(IPC)이 향상됨을 확인할 수 있다. 또한, 제안된 두 개의 기법을 동시에 적용하였을 경우에는 평균 8.9%의 성능(IPC) 향상을 보인다.