• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 하계학술대회 논문집
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• pp.271-274
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• 2001

In this paper, we propose a charge pump phase-locked loop (PLL) with multi-PFD which is composed of a sequential phase frequency detector(PFD) and a precharge PFD. When the Phase difference is within - $\pi$ ∼ $\pi$ , operation frequency can be increased by using precharge PFD. When the phase difference is larger than │ $\pi$ │, acquisition time can be shorten by the additional control circuit with increased charge pump current. Therefore a high frequency operation, a fast acquisition and an unlimited error detection range can be achieved.

• 조명전기설비학회논문지
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• 제19권1호
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• pp.175-181
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• 2005

본 논문에서는 자동화 시스템의 고속 정밀 제어를 위한 퍼지-PLL 제어기를 제안한다. 기존의 PLL 제어기는 넓은 데드존 때문에 지터 잡음을 발생하고, 긴 지연시간 때문에 고속 동작의 정밀제어에는 부적합 하다. 본 논문에서는 이러한 문제를 해결하기 위하여, 제어영역을 고속 제어와 정밀제어 영역으로 구분한다. 먼저 퍼지 제어 기법을 적용하여 신속한 과도응답을 수행하고, 오차가 설정된 범위에 진입하면 새로운 위상 주파수 검출기를 설계한 PLL 제어기를 사용하여 정밀제어를 수행한다. 제안된 다중 구조의 위상 주파수 검출기는 데드존과 지터 잡음을 개선하고, 상승 에지에서 동작하는 P-PFD와 하강 에지에서 동작하는 N-PFD로 구성하여 PLL의 응답 특성을 향상 시킨다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.3088-3090
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• 2000

In this paper, we introduce a charge pump PLL architecture which employs precharge phase frequency detector(PFD) and sequential PFD to achieve high frequency operation and fast acquisition. Operation frequency is increased by using precharge PFD when the phase difference is within -${\pi}\;{\sim}\;{\pi}$ and acquisition time is shortened by using sequential PFD and increased charge pump current when the phase difference is larger than |${\pi}$|. SO error detection range of proposed PLL structure is not limited to -${\pi}\;{\sim}\;{\pi}$. By virtue of this multi-phase frequency detector structure, the maximum operating frequency of 423MHz at 2.5V and faster acquisition were achieved by simulation.

• 대한전자공학회논문지TE
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• 제39권3호
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• pp.1-7
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• 2002

본 논문에서는 다중 PFD(Phase Frequency Detector)와 적응 전하펌프 회로를 설계하여 지터 잡음 특성과 주파수 획득 과정을 향상시킨 새로운 PLL 클럭 발생기를 제안한다. 기존의 PLL은 넓은 데드존과 듀티 사이클 특성을 갖고 있기 때문에 지터잡음을 발생하고, 긴 지연시간 때문에 고속 동작에는 부적합하다. 본 논문에서는 이러한 문제를 해결하기 위하여, TSPC(True Single Phase Clocking) 회로를 이용하여 다중 구조를 갖는 PFD를 설계하였다. 데드존 특성, 듀티 사이클의 제한조건을 개선할 수 있도록 회로를 설계하였으며, 탁월한 지터잡음 성능을 향상시킬 수 있었다. 또한 적응 전하펌프 회로를 사용하여 PLL을 설계하였으며 루프필터의 전하펌프 전류를 증가시킴으로써 주파수 획득 특성을 개선 할 수 있었다. Hspice 시뮬레이션을 수행한 결과, 제안한 PLL은 데드존이 0.01ns 미만이고, 입력신호의 듀티 사이클에 무관하며, 50ns의 빠른 획득시간을 갖는 것을 확인할 수 있었다. 따라서 제안된 회로는 고성능 마이크로프로세서 및 디지털시스템에 적용될 수 있다.

• 한국수자원학회논문집
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• 제40권12호
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• pp.969-983
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• 2007

본 연구에서는 도시화로 인해 왜곡된 물순환을 치수, 이수, 수질관리 등의 측면에서 건전화시키기 위해 지속가능한 유역통합관리 계획을 수립하기 위한 10단계의 절차와 적용방법을 개발하여 제시하였으며 이 중 Step 2에 해당하는 문제점 도출 및 우선순위 결정 단계를 수행하였다. 유역의 잠재적인 위험도를 나타내는 홍수피해잠재능(PFD), 건천잠재능(PSD), 수질오염잠재능(PWQD), 유역평가지수(WEI)를 산정하기 위해 다기준 의사결정기법과 지속가능성평가지수 개념을 사용하였다. 사용된 다기준 의사결정 기법들은 복합계획법, 타협계획법, Regime, ELECTRE II, EVAMIX 방법이며 자료의 가용성과 목적(예비타당성, 타당성)에 따라 다르게 사용될 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.594-600
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• 2015

A 1.25 GHz multi-phase phase-rotating PLL is proposed for oversampling CDR applications and implemented with a low power and small area. Eight equidistant clock phases are simultaneously adjusted by the phase interpolator inside the PLL. The phase interpolator uses only two complementary clocks from a VCO, but it can cover the whole range of phase from $0^{\circ}$ to $360^{\circ}$ with the help of a PFD timing controller. The output clock phases are digitally adjusted with the resolution of 25 ps and both INL and DNL are less than 0.44 LSB. The proposed PLL was implemented using a 110 nm CMOS technology. It consumes 3.36 mW from 1.2 V supply and occupies $0.047mm^2$. The $jitter_{rms}$ and $jitter_{pk-pk}$ of the output clock are 1.91 ps and 18 ps, respectively.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.890-893
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• 2003

In this paper, we have designed the fractional-N frequency synthesizer for bluetooth system using 0.35-um CMOS technology and 3.3-V single power supply. The designed synthesizer consist of phase-frequency detector (PFD), charge pump, loop filter, voltage controlled oscillator (VCO), frequency divider, and sigma-delta modulator. A dead zone free PFD is used and a modified charge pump having active cascode transistors is used. A Multi-modulus prescaler having CML D flip-flop is used and VCO having a tuning range from 746 MHz to 2.632 GHz at 3.3 V power supply is used. Total power dissipation is 32 mW and phase noise is -118 dBc/Hz at 1 MHz offset.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -2
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• pp.969-972
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• 2000

This paper proposes 1.5V-3GHz CMOS PLL with a new delay cell for operating in high frequency and multi chained two stage VCO to improve phase noise performance. The proposed multi-chained architecture is able to reduce a timing jitter or a transition spacing and the newly VCO is operating in high frequency. The PFD circuit designed to prevent fluctuation of charge pump circuit under the locking condition. Simulation results show that the tuning range of proposed VCO is wide at 1.8GHz-3.2Ghz and power dissipation is 0.6mW.

• 전기전자학회논문지
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• 제26권4호
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• pp.714-721
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• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.40-49
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• 2008

Mobile-DTV 응용을 위한 분수형 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 측정 결과 800MHz-1.67GHz 대역에서 동작이 가능한 것을 확인하였다. VCO 이득 곡선의 선형 특성을 개선하기 위해서 버렉터 바이어스 기법을 사용하였고, 개수를 2개로 최소화 하였다. 추가적으로 버렉터 스위칭 기법을 사용해서 VCO 이득 저하 특성을 개선하였다. 또한, VCO 주파수 교정 블록을 사용해서 VCO 이득 저하를 개선하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. 분수형 주파수 분주비를 위한 시그마-델타 변조기의 설계 시 통합 모의실험 기법(co-simulation method)을 적용해서 설계의 정확성과 효율성을 향상시켰다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. 주파수 합성기의 전체 소모 전력은 1.8V 전원 전압에서 18mW이고, VCO의 주파수 영역은 최대 주파수의 약 52.1%가 되는 것을 확인하였다. 또한 VCO의 위상 잡음은 1GHz, 1.5GHz, 2GHz 출력 주파수에서 1MHz 오프셋에서 -100dBc/Hz 이하의 잡음 특성을 확인하였다.