• KSII Transactions on Internet and Information Systems (TIIS)
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• 제8권6호
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• pp.2139-2151
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• 2014

Embedded system testing, especially long-term reliability testing, of flash memory solutions such as embedded multi-media card, secure digital card and solid-state drive involves strategic decision making related to test sample size to achieve high test coverage. The test sample size is the number of flash memory devices used in a test. Earlier, there were physical limitations on the testing period and the number of test devices that could be used. Hence, decisions regarding the sample size depended on the experience of human testers owing to the absence of well-defined standards. Moreover, a lack of understanding of the importance of the sample size resulted in field defects due to unexpected user scenarios. In worst cases, users finally detected these defects after several years. In this paper, we propose that a large number of potential field defects can be detected if an adequately large test sample size is used to target weak features during long-term reliability testing of flash memory solutions. In general, a larger test sample size yields better results. However, owing to the limited availability of physical resources, there is a limit on the test sample size that can be used. In this paper, we address this problem by proposing a self-adaptive reliability testing scheme to decide the sample size for effective long-term reliability testing.

• 전자공학회논문지B
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• 제33B권7호
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• pp.70-79
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• 1996

To increase the functionality of the memories, previous studies have deifned faults models and proposed functional testing algorithms with low complexity. Although conventional testing depended strongly on functional (voltage) testing method, it couldn't detect short and open defects caused by gate oxide short and spot defect which can afect memory reliability. Therefore, IDDQ (quiescent power supply current) testing is required to detect defects and thus can obtain high reliability. In this paper, we consider resistive shorts on gate-source, gate-drain, and drain-source as well as opens in mOS FET and observe behavior of the memory by analyzing voltage at storge nodes of the memory and IDDQ resulting from PSPICE simulation. Finally, using this behavioral analysis, we propose a linear testing algorithm of complexity O(N) which can be applicable to both functional testing and IDDQ testing simultaneously to obtain high functionality and reliability.

• 전자공학회논문지C
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• 제34C권8호
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• pp.8-21
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• 1997

In this paper, we consider resistive shorts on gate-source, gate-drain, and drain-source as well as opens in MOS FETs included in typical memory cell of VLSI SRAM and analyze behavior of memory by using PSPICE simulation. Using conventional fault models and this behavioral analysis, we propose linear testing algorithm of complexity O(N) which can be applied to both functional testing and IDDQ (quiescent power supply current) testing simultaneously to improve functionality and reliability of memory. Finally, we implement BIST (built-in self tsst) circuit and BICS(built-in current sensor), which are embedded on memory chip, to carry out functional testing efficiently and to detect various defects at high-speed respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.147-155
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• 2017

A new endurance test-pattern generation on NAND-flash memory is proposed to improve test cost. We mainly focus on the correlation between the data-pattern and the device error-rate during endurance testing. The novelty is the development of testing method using quasi-random pattern based on device architectures in order to increase the test efficiency during time-consuming endurance testing. It has been proven by the experiments using the commercial 32 nm NAND flash-memory. Using the proposed method, the error-rate increases up to 18.6% compared to that of the conventional method which uses pseudo-random pattern. Endurance testing time using the proposed quasi-random pattern is faster than that of using the conventional pseudo-random pattern since it is possible to reach the target error rate quickly using the proposed one. Accordingly, the proposed method provides more low-cost testing solutions compared to the previous pseudo-random testing patterns.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.72-85
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• 2007

메모리 설계 기술과 공정기술의 발달은 고집적 메모리의 생산을 가능하게 하였다. 그러나 이는 메모리의 복잡도를 증가시켜 메모리 테스트를 더욱 복잡하게 하여, 결과적으로 메모리 테스트 비용의 증가를 가져왔다. 효과적인 메모리 테스트 알고리즘은 짧은 테스트 시간동안 다양한 종류의 고장을 검출하여야 하며, 특히 이중 포트 메모리 테스트 알고리즘의 경우에는 단일 포트 메모리의 고장과 이중 포트 메모리 고장을 모두 검출할 수 있어야 한다. 본 논문에서 제안하는 March A2PF 알고리즘은 18N의 짧은 테스트 패턴을 통해 이중 포트 및 단일 포트 메모리와 관련된 모든 종류의 고장을 검출하는 효과적인 테스트 알고리즘이다.

• 정보과학회 논문지
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• 제43권9호
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• pp.998-1007
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• 2016

요즘 자동차 제작비용 중 차량용 전자장치에 사용되는 비용이 30% 이상을 차지하고 있다. 따라서 차량용 전자장치에 사용되는 비용 절약의 필요성이 증가하고 있다. 그런데, 완성차 업체들은 차량용 전장부품을 제작하는 일을 대부분 외주 업체에 맡기기 때문에 전장부품의 테스트 및 디버깅의 복잡도가 증가하고 있다. 이로 인해, 차량용 전장부품의 테스트 시에 발생하는 결함의 위치를 찾아내는데 많은 비용과 시간을 소비하고 있다. 이러한 문제를 해결하기 위해, 본 논문에서는 차량용 전장부품을 대상으로 통합 테스팅을 수행하는 검사자가 메모리상의 결함후보를 축소할 수 있는 기법을 제안한다. 본 기법에서는 메모리 맵을 이용하여 메모리를 분할하고, 분할된 메모리 영역에 메모리 갱신 정보를 적용해 각 분할 영역의 결함 의심도를 계산한다. 이렇게 계산된 결함 의심도를 기준으로 분할 영역들의 결함 의심순위를 결정할 수 있다. 제안하는 기법을 이용해 결함 후보 영역을 전체 메모리 크기의 1/6 정도로 축소했다.

• 한국컴퓨터산업학회논문지
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• 제6권2호
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• pp.295-304
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• 2005

본 논문에서는 워드지향 메모리 내에서 셀 사이의 커플링 결함을 검출하기 위한 고갈 테스트 발생(exhaustive test generation) 문제를 연구하였다. 셀 사이의 거플링 결함 모델에 따르면 n 워드를 갖는 메모리 내에서 w-비트 메모리 내용 또는 내용의 변화는 메모리 내의 s-1 워드 내용에 따라 영향을 받는다. 이때 검사 패턴 구성을 위한 최적의 상호작용 방법을 제안 하였으며, 제안한 검사 결과의 체계적인 구조는 간단한 BIST로 구현하였다.

• 전자공학회논문지CI
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• 제47권5호
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• pp.41-49
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• 2010

휴대용 정보기기와 엔터테인먼트기기 등의 사용이 대중화 되면서 플래쉬 메모리의 수요도 급격히 증가하였다. 일반적으로 플래시 메모리는 장착되는 장치에 따라 다양한 형태의 오류 패턴을 가지며, 메모리 생산자들은 최종적인 생산과정에서 실제 장착되는 기기와 동일한 환경에서 전기적/물리적 테스트를 수행한다. 이 과정을 메모리의 응용기기 실장 테스트라고 하며, 여기에서 사용되는 장비를 메모리 실장기라 한다. 현재 여러 가지 종류의 실장기들이 제작되어 메모리 생산 환경에서 사용되고 있으나 대부분이 검수자의 청각이나 시각 등의 감각에 의존하여 메모리의 오류를 판단하고 있다. MP3 실장기의 경우 음원의 재생 기능을 이용하여 메모리 오류를 판단하는데 적절한 자동 검수 기법이 존재하지 않아 검수자가 실장기에서 재생되는 음원을 직접 듣고 오류를 판단한다. 이런 과정은 실장환경의 자동화에 있어 큰 걸림돌이 되고 있으며 인력 활용 측면에서도 비효율적이다. 본 논문에서는 MP3 장치용 플래시 메모리의 효과적인 오류 검증을 위한 음원 비교 기법을 제안한다. 제안하는 방법은 원본 파일과 MP3 장치에서 재생되는 샘플값의 분산을 활용함으로써 메모리 오류 발생 여부를 판단한다.

• 생물정신의학
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• 제4권2호
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• pp.237-245
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• 1997

The study was designed to evaluate the significant roles of SSRI in rat of depression model. Chronic exposure to mild unpredictable stress has been found to depress the consumption of sweet 1% sucrose solutions in the Sprague-Dawley rats. We applied the variety of 11 types of stress regimens and identified depressive behaviours(developed by Willner) in 70 Sprague-Dawley rats. Rats in experiments were stratified into 6 groups, ie ; 3 kinds of SSRI(paroxetine, fluoxetine, sertraline), clomipramine, choline and saline control. Memory function was evaluated by passive avoidance learning and retention test. The authors determined how long memory retention would remain improved with 24 hour, 1 week, 2 weeks, 3 weeks, and 4 weeks at training-testing interval in depressive states of the Sprague-Dawley rats. The results were as follows ; 1) There were no significant differences between the 6 groups at the 24 hour training-testing interval. 2) The paroxetine treated group showed significant differences from the control group at the 1 week and 2 weeks training-testing interval. 3) The paroxetine and the fluoxetine treated groups showed singificant differences from the control group at 3 week training-testing interval. 4) The paroxetine and the choline treated groups showed significant differences from the control group at 4 week training-testing interval. In summary, paroxetine had an effect on long term memory processing from 1st week to 4th week. Also, fluoxetine(at 3rd week) and choline(at 4th week) had effect on long term memory processing. Sertraline, clomipramine were ineffective on memory processing during 4 weeks observation. Possible explanations why paroxetine had early effect on memory processing than the other selective serotonin reuptake inhibitors are rapid bioavailability, which is the characteristics of pharmacokinetics of paroxetine. In clinical situation, author carefully suggest that SSRI would be beneficial to improve the memory function caused by depressive neurochemical changes.

• 한국음향학회지
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• 제18권1호
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• pp.67-71
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• 1999

본 논문에서는 회로의 테스트 시간과 비용을 절감할 수 있는 BIST(Built-In Self Test)기법을 이용하여 메모리 테스트 알고리즘을 칩내에서 수행하는 회로를 설계하였다. 메모리 테스트에 사용되는 MSCAN, Marching, Checkerboard알고리즘을 수행하는 회로를 구현하기 위해 BIST회로에서 요구되는 구조를 파악하고 VHDL을 이용하여 각 블록별로 기술하였다. 그리고 CAD tool을 이용하여 각 블록에 대한 동작을 검증하고 회로합성기로써 각 알고리즘에 대한 BIST 회로를 추출하였다. 추출된 회로는 전체 메모리에 대해 무시할 정도의 오버헤드를 갖는다.