• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.634-646
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• 2015

Coarse-Grained Reconfigurable Architecture (CGRA) is a very promising platform that provides fast turn-around-time as well as very high energy efficiency for multimedia applications. One of the problems with CGRAs, however, is application mapping, which currently does not scale well with geometrically increasing numbers of cores. To mitigate the scalability problem, this paper discusses how to use the SIMD (Single Instruction Multiple Data) paradigm for CGRAs. While the idea of SIMD is not new, SIMD can complicate the mapping problem by adding an additional dimension of iteration mapping to the already complex problem of operation and data mapping, which are all interdependent, and can thus significantly affect performance through memory bank conflicts. In this paper, based on a new architecture called SIMD reconfigurable architecture, which allows SIMD execution at multiple levels of granularity, we present how to minimize bank conflicts considering all three related sub-problems, for various RA organizations. We also present data tiling and evaluate a conflict-free scheduling algorithm as a way to eliminate bank conflicts for a certain class of mapping problem.

• 한국정보과학회논문지:시스템및이론
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• 제37권2호
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• pp.90-102
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• 2010

플래시 메모리는 저전력, 비휘발성, 충격 내구성의 특성 때문에 임베디드 시스템에서 가장 중요한 저장 장치로 사용되고 있다. 하지만, 플래시 메모리는 덮어쓰기가 안 되는 제약 때문에 FTL이라고 하는 주소 변환을 위한 소프트웨어를 사용하며, 효율적인 주소변환을 위해서 로그 버퍼 기반의 FTL이 많이 사용되고 있다. 로그 버퍼 기반 FTL의 설계시에 중요한 사항으로서 데이터 블록과 로그 블록의 연관구조를 결정하는 문제가 있다. 기존의 기법들은 설계시에 결정된 정적인 구조를 사용하지만, 본 논문에서 는 어플리케이션의 시간적 공간적 워크로드의 변화를 고려한 적응적 로그 블록 연관 구조를 제안한다. 제안하는 FTL은 실행시간에 어플리케이션의 워크로드의 변화에 최적화된 로그 블록 연관 구조를 사용함으로써 정적으로 최적의 연관 구조를 선택하는 기존의 기법 대비 5~16%의 성능 향상을 가져왔다.

• 한국전자거래학회지
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• 제15권4호
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• pp.21-31
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• 2010

최근 모바일 컴퓨터를 사용한 온라인 금융 거래, 온라인 쇼핑과 같은 e-비즈니스가 널리 확산되고 있다. 대부분의 모바일 컴퓨터는 데이터 저장을 위해 NAND 플래시 메모리 기반의 저장장치를 사용한다. 플래시 메모리 저장장치는 그 내부에 Flash Translation Layer(FTL)이라는 소프트웨어가 사용되고 있다. FTL은 파일 시스템으로부터 요청되는 논리 주소를 플래시 메모리의 물리 주소로 변환하며 이를 위하여 사상 테이블을 사용한다. 기존 FTL은 매우 큰 주소 사상 테이블을 RAM에 유지해야 하는 문제점을 가지고 있다. 이를 해결하기 위하여 본 논문에서는 새로운 사상 테이블의 캐싱 기법을 제안하였다. 트레이스 기반의 시뮬레이션을 통해 제안한 사상 테이블 캐싱 기법은 공간 비용을 대폭 줄이고 시간 비용은 크게 증가하지 않음을 알 수 있었다. 특히, e-비즈니스 환경의 온라인 트랜잭션 워크로드에서 많은 공간 비용 절감 효과를 보였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1996년도 한국자동제어학술회의논문집(국내학술편); 포항공과대학교, 포항; 24-26 Oct. 1996
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• pp.936-939
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• 1996

In this paper, two specially designed associative mapping memories, called Associative Mapping Elements(AME) and Multiple-Digit Overlapping AME(MDO-AME), are presented for learning of nonlinear functions including kinematics and dynamics of robot manipulators. The proposed associative mapping memories consist of associative mapping rules(AMR) and weight update rules(WUR) which guarantee generalization and specialization of input-output relationship of learned nonlinear functions. Two simulation results, one for supervised learning and the other for unsupervised learning, are given to demonstrate the effectiveness of the proposed associative mapping memories.

• 전자공학회논문지
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• 제54권7호
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• pp.36-46
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• 2017

오류 정정부호의 일종인 터보 코드는 우수한 BER 성능을 얻기 위하여 동일한 복호 과정을 반복 수행해야 하므로 긴 복호시간을 필요로 한다. 따라서 복호시간을 줄이기 위하여 병렬처리를 이용할 수 있는데, 이 경우, 추가 버퍼를 필요로 하는 메모리 경합이 있을 수 있다. QPP 인터리버는 이러한 메모리 경합을 피하기 위하여 제안되었으나, double flow 복호 기법과 함께 사용하여 복호기를 구성할 경우 여전히 메모리 경합이 발생할 가능성이 있다. 본 논문에서는 double-flow 기법을 이용한 복호에서 메모리 충돌을 피할 수 있는 even-odd cross mapping 기법을 제안한다. 이 방법은 QPP 인터리버의 주소 생성 특성을 사용하며, 복호 모듈과 LLR 메모리 블록 간의 인터리빙 회로 구현에 사용될 수 있다. Double flow 기법과 제안한 방법을 적용하여 복호기를 구현하고, 이를 기존의 MDF 기법에 의한 구현과 비교하였을 때, 전체 면적은 약 8% 증가하지만, 복호시간을 최대 약 32% 줄일 수 있다.

• 디지털콘텐츠학회 논문지
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• 제11권1호
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• pp.91-97
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• 2010

비휘발성, 저전력 소모, 안정성 등의 장점을 가진 NAND 플래시 메모리는 고집적화, 대용량화, 저가격화를 통하여 다양한 디지털시스템의 데이터 저장장치로 사용되고 있다. 플래시 메모리의 다양한 분야에서의 응용 확대와 동시에 플래시 메모리의 대용량화는 플래시 메모리의 주소 변환 테이블의 전체 크기를 증가시켜 SRAM에 저장하기에 용량이 부족한 문제점을 발생시킨다. 본 논문에서는 하이브리드 변환 기법 기반의 플래시 메모리 파일 시스템에서 페이지 주소 캐시를 이용한 효율적인 주소 테이블 관리 정책을 제안한다. 제안하는 기법은 다양한 메타 데이터 기반의 전체 테이블의 정보를 맵블록을 이용하여 효율적으로 통합 관리함으로써 높은 성능을 유지할 수 있다. PC 환경에서의 다양한 응용프로그램을 실험한 결과 제안하는 페이지 주소 캐시는 2.5% 이하의 낮은 미스율로 높은 효율성을 유지하며 전체 쓰기 연산 요청에서 평균 33%의 실제 쓰기 연산의 실행으로 전체 쓰기 연산에서 발생하는 오버헤드를 줄여 주었다.

• 전자공학회논문지
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• 제50권3호
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• pp.78-87
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• 2013

모바일 디바이스, PC, 서버 형 워크스테이션 시스템에서 널리 사용되고 있는 낸드 플래시 메모리는 기존의 하드 디스크에 비해 저 전력 소비, 높은 성능, 랜덤 접근 가능 등의 장점을 갖는 반면, 덮어쓰기가 불가능하여 데이터를 쓰기 전에는 항상 삭제 연산을 필요로 하는 구조적 약점을 지니고 있다. 이를 극복하기 위해 낸드 플래시 메모리의 제어기는 FTL을 사용하여 디바이스 내부 연산을 변형시킨다. 하지만 고성능 대용량 낸드 플래시 메모리 저장장치의 사용이 증가됨에 따라, 제한된 DRAM 크기에 비해 매핑 알고리즘에서 사용되는 매핑 테이블의 크기가 증가하는 문제가 발생한다. 본 논문은 이러한 DRAM의 용량 부족 문제를 해결하기 위해, 페이지 매핑 기법을 바탕으로한 적응적 매핑정보 캐싱 기법을 제안한다. 적응적 매핑정보 캐싱 알고리즘은 다양한 워크로드 분석을 기반으로 낸드 플래시 접근을 최소한으로 하는 매핑정보 캐싱 방식을 사용한다. 트레이스 기반 시뮬레이터를 통해 실험한 결과, 본 논문에서 제시하는 적응적 매핑정보 캐싱 알고리즘은 기존의 고정 매핑정보 캐싱 알고리즘에 비해 최소 7%에서 최대 70%의 성능향상을 보임을 확인할 수 있었다.

• 전자공학회논문지
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• 제52권5호
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• pp.66-73
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• 2015

OFDM 기반 통신시스템에서 IFFT는 중요한 핵심 컴포넌트 중의 하나이다. 본 논문에서는 OFDM 기반 통신시스템을 위한 메모리가 효율적인 새로운 IFFT 설계 방법을 제안한다. OFDM 기반 통신시스템에서 사용되는 IFFT의 입력신호는 데이터 변조신호, 파일럿과 널(null) 신호로 구성된다. 제안한 방법은 IFFT 입력신호의 매핑을 통해 IFFT에서 가장 큰 메모리를 차지하는 비트리버스의 메모리를 감소시키는 데 초점을 둔다. 비트리버스의 메모리 크기를 감소시키기 위해 DIT기반 구조에 적합한 선택 매핑기법을 제안한다. 시뮬레이션을 통해 제안한 방법이 기존 방법과 비교하여 약 50%의 메모리가 감소됨을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 컴퓨터소사이어티 추계학술대회논문집
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• pp.15-18
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• 2003

Flash memory becomes more important for its fast access speed, low-power, shock resistance and nonvolatile storage. But its native restrictions that have limited 1ifetime, inability of update in place, different size unit of read/write and erase operations need to managed by FTL(Flash Translation Layer). FTL has to control the wear-leveling, address mapping, bad block management of flash memory. In this paper, we focuses on the fast access to address mapping table and proposed the way of faster valid page search in the flash memory using the VPLT(Valid Page Lookup Table). This method is expected to decrease the frequency of access of flash memory that have an significant effect on performance of read and block-transfer operations. For the validations, we implemented the FTL based on Windows CE platform and obtained an improved result.

• 대한임베디드공학회논문지
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• 제4권3호
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• pp.134-138
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• 2009

We present a flash memory system with low cost and high performance for solid-state disk. The proposed flash system is constructed as a SLC with hot blocks and a MLC with cold blocks. Either the SLC or the MLC is selectively accessed on the basis of a position bit in a mapping table. Our results show that the system enables the SLC size to be reduced by about 80% relative to a conventional SLC while maintaining similar performance. And also, our system can improve a performance by above 60% comparing with a conventional MLC.