• 정보와 통신
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• 제31권2호
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• pp.71-82
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• 2014

본 논문에서는 물리 계층에서 보안을 고려한 시스템을 제공하기 위해 Gaussian Wiretap Channel 상황에서 보안 전송을 가능하게 하는 보안 전처리 기법의 설계 방법에 대해서 살펴본다. 무선 통신 채널의 경우, 통신 채널이 누구에게나 개방되어 있기 때문에 무엇보다도 보안에 취약하다. 하지만 숨기고자 하는 보안 메시지를 채널 부호화 및 변조 과정 이전에 보안을 위한 전처리 기법을 적용함으로써 물리계층에서 데이터를 보다 안전하게 전송하는 것이 가능해진다. 이를 위해 기존의 Random하게 생성된 Scrambling matrix를 이용하여 물리계층 보안을 유지하는 전처리 기법을 바탕으로 Scrambling matrix의 hamming distance를 이용하여 높은 보안성 및 신뢰도를 가지는 Scrambling matrix 설계 방법을 제안한다. 또한 부호율 1을 가지는 soft decision decoding 기반의 새로운 보안 전처리 기법을 제안함으로써 물리계층에서의 보안성 확보 가능성을 확인하였다.

• 한국통신학회논문지
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• 제25권8A호
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• pp.1254-1264
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• 2000

본 논문에서는 새로운 터보 인터리버와 복호와 과정에서 낮은 복잡도를 갖는효율적인 반복복호 제어기법을 제안한다 터보코드는 반복 복호수와 인터리버 크기가 증가할수록 성능이 향상된다는 것은 잘 알려진 사실이다 그러나 인터리버 크기가 증가하면 복호 과정에서 지연과 계산량이 증가하게 된다 따라서 새로운 효율적인 인터리버를 제안한다 제안 인터리버는 매직 매트릭스 특성을 이용함으로서 낮은 구현 복잡도를 가진면서 GF, Mother등 기존의 IMT-2000에 제안된 터보 인터리버와 비슷한 성능을 보인다 또한 터보 코드의 복호 과정에서 반복 복호수를 증가하면 성능이 향상되지만 어느정도의 반복 복호수 이상에서는 성능 향상이 거의 나타나지 않는 다 따라서 본 논문에서는 최대 반복 복호수를 수신 데이터를 이용 SNR(signal to noise ratio)을 추정하여 반복 복호수를 가변적으로 미리 설정(preset)함으로써 반복 복호수를 제어하는기법을 제안한다 제안구조는 터보 부호의 문제점 중 하나인 복호 계산량과 지연을 성능 저하 없이 효율적으로 감소시킬 수 있다

• 한국통신학회논문지
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• 제31권1C호
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• pp.14-19
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• 2006

LDPC 부호의 높은 부호화 복잡도는 구조적인 패리티 검사 행렬의 설계로 해결할 수 있다. 패리티 검사 행렬을 같은 유형의 블록으로 구성한다면 복호화기의 구현이 간단해지고 구조적 복호화가 가능하며 LDPC 부호를 저장하는데 필요한 메모리를 줄일 수 있는 장점이 있다. 본 논문에서는 부행렬 단위의 girth 조건과 PEG 알고리즘, 비트 노드의 connectivity를 이용하여 부행렬이 순환행렬이나 영행렬로 구성되는 짧은 길이를 갖는 구조적 LDPC 부호의 생성 알고리즘을 제안하였다. 이 알고리즘으로 생성된 부호는 구조적 제한이 없이 생성된 부호에 비하여 낮은 SNR에서는 비슷한 성능을, 높은 SNR에서는 더 좋은 성능을 내는 것을 모의 실험을 통해 확인하였다.

• Journal of Information Processing Systems
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• 제16권6호
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• pp.1359-1371
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• 2020

In transmitting and receiving such a large amount of data, reliable data communication is crucial for normal operation of a device and to prevent abnormal operations caused by errors. Therefore, in this paper, it is assumed that an error correction code (ECC) that can detect and correct errors by itself is used in an environment where massive data is sequentially received. Because an embedded system has limited resources, such as a low-performance processor or a small memory, it requires efficient operation of applications. In this paper, we propose using an accelerated ECC-decoding technique with a graphics processing unit (GPU) built into the embedded system when receiving a large amount of data. In the matrix-vector multiplication that forms the Hamming code used as a function of the ECC operation, the matrix is expressed in compressed sparse row (CSR) format, and a sparse matrix-vector product is used. The multiplication operation is performed in the kernel of the GPU, and we also accelerate the Hamming code computation so that the ECC operation can be performed in parallel. The proposed technique is implemented with CUDA on a GPU-embedded target board, NVIDIA Jetson TX2, and compared with execution time of the CPU.

• Journal of the Korean Data and Information Science Society
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• 제17권2호
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• pp.437-447
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• 2006

Error Correcting Output Coding(ECOC) is used to solve multi-class problem. It is known that it improves the classification accuracy. In this paper, we compared various criteria to design code matrix while encoding. In addition. we prorpose an ensemble which uses the ability of each classifier while decoding. We investigate the justification of the proposed method through real data and synthetic data.

• Transactions on Electrical and Electronic Materials
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• 제10권2호
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• pp.44-48
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• 2009

A simulation study of a 10-bit two-stage DAC was done by using a conventional current switch cell. The DAC adopts the segmented architecture in order to reduce the circuit complexity and the die area. The 10-bit CMOS DAC was designed in 2 blocks, a unary cell matrix for 6 MSBs and a binary weighted array for 4 LSBs, for fabrication in a 0.35-${\mu}m$ CMOS process. To cancel the accumulation of errors in each current cell, a symmetrical switching sequence is applied in the unary cell matrix for 6 MSBs. To ensure high-speed operation, a decoding circuit with one stage latch and a cascode current source were developed. Simulations show that the maximum power consumption of the 10-bit DAC is 74 mW with a sampling frequency of 100 MHz.

• ETRI Journal
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• 제29권3호
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• pp.381-389
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• 2007

In this paper we propose a graph-theoretic method based on linear congruence for constructing low-density parity check (LDPC) codes. In this method, we design a connection graph with three kinds of special paths to ensure that the Tanner graph of the parity check matrix mapped from the connection graph is without short cycles. The new construction method results in a class of (3, ${\rho}$)-regular quasi-cyclic LDPC codes with a girth of 12. Based on the structure of the parity check matrix, the lower bound on the minimum distance of the codes is found. The simulation studies of several proposed LDPC codes demonstrate powerful bit-error-rate performance with iterative decoding in additive white Gaussian noise channels.

• 한국음향학회지
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• 제28권7호
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• pp.610-617
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• 2009

본 논문에서는 MPEG Surround의 다양한 모드들과 툴들에 대해서 소개한다. MPEG Surround바이노럴 모드의 경우 HRTFs (Head-Related transfer Functions)를 이용하여 가상의 5.1 채널을 지원하기 때문에 휴대용 오디오 기기에서 헤드폰이나 이어폰을 이용하여 재생할 수 있다. 또한, MPEG Surround는 부가 정보 없이 스테레오 채널을 5.1 채널을 지원하는 Enhanced Matrix 모드, 기존의 3D 코딩 신호에 적용할 수 있는 3D 스테레오 모드, 복호화 과정에서 연산량을 크게 줄일 수 있는 저전력 (Low Power)버전 등을 지원한다. 이 외에도, MPEG Surround는 아티스틱 다운믹스 신호에 대해 적용하는 Arbitrary Downmix Gain (ADG)툴, 기존의 행렬 근거 방법들에 의한 다운믹스 신호에 적용되는 행렬 호환성 (Matrix Compatibility)툴, 고비트율을 사용할 수 있을 때 적용되는 잔차 신호 코딩 (Residual Coding)툴, 박수 소리 등 특정 신호에 대해 사용될 수 있는 GES (Guided Envelope Shaping)툴 등을 지원한다. 중요한 모드 및 툴들에 대해 여러 기관에 의해 수행된 청취 평가의 결과도 함께 보이고 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.722-725
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• 2010

본 논문에서는 IEEE 802.16e layered LDPC(Low Density Parity Check) 복호기의 layer별 에러 수렴속도 및 비트오율 성능 분석을 통해 최적 설계사양을 도출하였다. Matlab으로 모델링된 layered LDPC 복호기를 QPSK 변조와 백색 가우시안 잡음 채널 하에 시뮬레이션 하였다. 표준에 제시된 블록길이 중 576, 1440, 2304에 대해 부호화율이 1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6인 PCM(Parity Check Matrix)을 사용한 시뮬레이션 결과를 바탕으로 블록길이와 부호율이 복호기의 성능에 미치는 영향을 분석하였으며, 고정소수점 비트 폭이 8 비트 이상일 때 안정된 복호성능을 가진다.

• 전자공학회논문지C
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• 제35C권4호
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• pp.50-59
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• 1998

This paper describes a 3.3V 8bit CMOS digital to analog converter (DAC) with two state current cell metrix architecture which consists of a 4 MSB and a 4 LSB current matrix stage. The symmetric two stage current cell matrix architecture allow the designed DAC to reduce hot only a complexity of decoding logics, but also a number of wider swing cascode curent mirros. The designed DAC with an active chip area of 0.8 mm$_{2}$ is fabricated by a 0.8 .mu.m CMOS n-well standard digital process. The experimental data shows that the rise/fall time, the settling time, and INL/DNL are6ns, 15ns, and a less than .+-.0.8/.+-.0.75 LB, respectively. The designed DAC is fully operational for the power supply down to 2.0V, such that the DAC is suitable for a low voltage and a low power system application. The power dissipation of the DAC with a single power supply of 3.3V is measured to be 34.5mW.